Устройство для деления чисел

ОП ИСАНИ Е

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик. 970356 (61) Дополнительное к авт. свид-ву— (22) Заявлено 30.04.81 (21) 3276774j18-24 с присоединением заявки №вЂ” (23) Приоритет— (51) М. Кл.-

G 06 F 7/52

Гесударствеиинй кенитет

СССР по делан изобретеиий и вткрнтий (53) УДК 681.3 (088.8) Опубликовано 30.10.82. Бюллетень № 40

Дата опубликования описания 05.11.82

В. И. Корнейчук, В. П. Тарасенко, Я. И. Торошанкои Фам Тин Нгия (CPB) (72) Авторы изобретения

Киевский ордена Ленина политехнический институт им. 50-летия Великой Октябрьской социалистической революции (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЧИСЕЛ

Изобретение относится к вычислительной технике и может быть использовано при построении цифровых вычислительных машин последовательного действия.

Известно устройство для деления последовательного типа, схема которого со- 5 держит сдвиговые регистры, схему округления, схему определения знака, сумматор, логические элементы, триггеры (1).

Недостатком работы такого устройства является то, что оно не позволяет в полной мере использовать в нем динамические регистры с большой степенью интеграции и требует больших аппаратурных затрат.

Наиболее близким к предлагаемому по технической сущности является устройство для деления чисел последовательного действия, содержащее регистры делителя, делимого и частного, одноразрядный сумматор последовательного действия, триггер, сумматор по модулю два, логические элементы И и 20

И вЂ” ИЛИ. В таком устройстве в каждом цикле определяется одна цифра частного, которая записывается в регистр частного.

Цикл схемы устройства составляет п+ 1 такт (n — разрядность мантиссы операндов) (2) .

Недостатками известного устройства являются невысокое быстродействие и большие аппаратурные затраты, связанные с увеличенной длиной регистров делимого, делителя и частного, не соответствующей разрядности обрабатываемых чисел.

Цель изобретения — повышение быстродействия и сокращение аппаратурных затрат.

Поставленная цель достигается тем, что устройство для деления чисел, содержащее регистры делителя, делимого и частного, первый сумматор по модулю два, одноразрядный сумматор, элемент И, одноразрядные регистры, элементы И вЂ” ИЛИ и триггер управления, причем вход и выход регистра делителя объединены и подключены к первому входу первого сумматора по модулю два, выход которого подключен к первому входу одноразрядного сумматора, выход суммы которого соединен с входом регистра делимого, выход которого соединен с первым входом элемента И, выход которого подключен к входу первого одноразрядного ре970356 гистра, выход которого подключен к второму входу одноразрядного сумматора, выход переноса которого подключен к входу второго одноразрядного регистра, выход которого соединен с первым информационным входом первого элемента И вЂ” ИЛИ, выход которого подключен к третьему входу одноразрядного сумматора, второй вход первого сумматора по модулю два и второй информационный вход первого элемента

И вЂ” ИЛИ соединены с инверсным выходом триггера управления, С-вход которого соединен с управляющими входами первого элемента И вЂ” ИЛИ и с первой тактовой шиной устройства, второй вход элемента И соединен с второй тактовой шиной устройства, выход регистра частного соединен с первым информационным входом второго элемента

И вЂ” ИЛИ, выход которого соединен с входом третьего одноразрядного регистра, выход которого соединен с входом регистра частного, содержит второй сумматор по модулю два, и четвертый одноразрядный регистр, причем выход регистра делимого подключен к первому входу второго сумматора по модулю два, второй вход которого соединен с инверсным выходом триггера управления, D-вход которого соединен с выходом четвертого одноразрядного регистра, вход которого соединен с вторым информационным входом второго элемента И вЂ” ИЛИ и с выходом второго сумматора по модулю два, третий вход которого соединен с выходом переноса одноразрядного сумматора, управляюгцие входы второго элемента И вЂ” ИЛИ соединены с второй тактовой шиной устройства.

На чертеже приведена функциональная схема устройства.

Устройство содержит и-разрядный (ив разрядность мантиссы) регистр 1 делителя, вход и выход которого объединены и через сумматор 2 по модулю два соединены с входом одноразрядного сумматора 3, п-разрядные регистры делимого 4 и частного 5, СДтриггер 6 управления, первый 7, второй 8, третий 9 и четвертый 10 одноразрядные регистры, второй сумматор 11 по модулю два, первый 12, второй 13 элементы И вЂ” ИЛИ и элемент И 14. Вход регистра 5 соединен со своим выходом через последовательно соединенные регистр 9, второй инверсный вход которого соединен с выходом второго сумматора по модулю два и входом четвертого одноразрядного регистра 10, выход которого подключен к D-входу триггера 6, инверсный выход которого связан с вторым входом второго сумматора 11 по модулю два, вторым входом первого сумматора 2 по модулю два и вторым входом первого элемента И вЂ” ИЛИ 12, выход которого соединен с входом переноса одноразрядного сумматора

3, выход суммы которого подключен к входу регистра 4, выход которого соединен с первым входом сумматора 11 и через последовательно соединенные элемент И 14 и пер5

1О

4О

55 вый одноразрядный регистр 7 подключен к входу сумматора 3, выход переноса которого связан с третьим входом сумматора ll и с входом второго одноразрядного регистра

8, выход которого подключен к первому входу первого элемента И вЂ И 12. С-вход триггера 6 и управляющие первого элемента И вЂ” ИЛИ 12 связаны с первой тактовой шиной 15, инверсный вход элемента И 14 и управляющие второго элемента И вЂ” ИЛИ

13 соединены с второй тактовой шиной 16.

Устройство гозволяет вычислять п+ 1 разрядов мантиссы частного (без знака). В исходном состоянии в регистре 4 записан прямой код делимого, в регистре 1 — прямой код делителя. Триггер 6 находится в нулевом состоянии.

Деление осуществляется за и+ 1 цикл.

При этом в первых п циклах определяются и старших разрядов частного, в и+ 1-м цикле определяется младшая цифра частного, используемая для. округления. Цикл работы схемы устройства соответствует разрядности операндов и равен п тактов. В основу алгоритма деления положен метод деления без восстановления остатка.

Рассмотрим работу устройства в i-м цикле деления. В начале каждого i-го цикла (такт II) в регистре 4 находится i-1-й остаток, в i-2-х младших разрядах регистра 5 находятся i-2 старших цифр частного, в одноразрядном регистре 9 находится п-i+

+2= я цифра частного. На триггер 6 записан знак i-1-го остатка и сохраняется в течение всего i-го цикла.

Формирование 1-го остатка осушествляется следующим образом. В зависимости от знака предыдушего 1-1-го остатка на один из входов сумматора 3 подается прямой или дополнительный код делителя. При единичном состоянии триггера 6 через сумматор 2 по модулю два будет выдан прямой код делителя, при нулевом — обратный код.

Дополнительный код делителя формируется подачей на вход переноса сумматора 3 через элемент И вЂ” ИЛИ 12 единицы младшего разряда в такте 11. Сдвинутый по отношению к делителю на один разряд влево i-1-й остаток подается на второй вход сумматора. Такое подключение регистра 1 к сумматору 3, а также коммутация цепей циркуляции регистра 4 через одноразрядный динамический регистр 7 и сумматор 3 обеспечивает совмещение в одном цикле микрооперации сдвига влево i 1-ro остатка, преобразование в дополнительный код делителя и суммирование их с записью результата, т. е. i-го остатка, в регистр 4. В такте Т„выдача кода из регистра 4 блокируется элементом И 14.

Знак i-го остатка формируется как сумма по модулю два переноса P„ из п-го разряда при определении i-го остатка, обратного кода знака i-1-го остатка 3;, и значения

If п-го разряда i-1-го остатка а „, который в п-м такте i-го цикла будет находиться на

970356

5 выходе первого разряда регистра 4. Таким образом, логическое выражение для определения знака i-го остатка будет иметь вид:

Знак i-го остатка формируется сумматором

11 по модулю два и записывается в такте

Т следующего (i + 1) -го цикла на триггер 6. Задержка записей знака на один такт осуществляется одноразрядны м дина мически регистром 10.

Знак i-го остатка определяется и-i+1-й цифрой частного. Запись n-i+ 1-й цифры частного в одноразрядном регистре 9 осушествляется в такте Тп с выхода сумматора 11 через инверсный вход элемента И—

ИЛИ 13. Коммутация цепей циркуляции регистра 5 через дополнительный одноразрядный регистр 9 обеспечивает сдвиг кода частного в каждом цикле на один разряд влево.

Таким образом, после выполнения i-го цикла в регистре 4 будет находиться i-й остаток, в одноразрядном регистре 10 — 20 знак i-го остатка, в регистре 9 — п — i+

+ 1- я ци фр а ч астно го.

После выполнения и+ 1-го цикла в регистре 5 находится п-я цифра частного, на инверсном выходе триггера 6 или в регистре 9 будет сформирована младшая дополнительная цифра частного, которая используется для округления результата. Округление результата можно производить на сумматоре 3 за один цикл, который можно совмещать с циклом выдачи. Знак результата можно формировать с помощью Т-триггера в цикле приема операндов.

Известное устройство и предлагаемое содержит равное количество логических элементов И и ИЛИ, сумматор по модулю два.

В устройстве-прототипе используется три

35 динамических регистра с разрядностью и+1, в предлагаемом — три динамических регистра с разрядностью и. Таким образом, выигрыш в оборудовании по сравнению с устройством-прототипом составляет вели- 4О чину 3LP, где Lp — сложность одного разряда динамического регистра.

Деление в устройстве-прототипе осуществляется за (п+1). тактов. В предлагаемом устройстве частное формируется за и (и+ 1 ) тактов. 45

Таким образом, время выполнения операции деления в предлагаемом устройстве уменьшается на один цикл.

Формула изобретения

Устройство для деления чисел, содержа- 5О шее регистры делителя, делимого и частного, первый сумматор по модулю два, одноразрядный сумматор, элемент И, одноразрядные регистры, элементы И вЂ” ИЛИ и триггер управления, причем вход и выход регистра делителя объединены и подключены к первому входу первого сумматора по модулю два, выход которого подключен к первому входу одноразрядного сумматора, выход суммы которого соединен с входом регистра делимого, выход которого соединен с первым входом элемента И, выход которого подключен к входу первого одноразрядного регистра, выход которого подключен к второму входу одноразрядного сумматора, выход переноса которого подключен к входу второго одноразрядного регистра, выход которого соединен с первым информационным входом первого элемента И вЂ” ИЛИ, выход которого подключен к третьему входу одноразрядного сумматора, второй вход первого сумматора по модулю два и второй информационный вход первого элемента

И вЂ” ИЛИ соединены с инверсным выходом триггера управления, С-вход которого соединен с управляющими входами первого элемента И вЂ” ИЛИ и с первой тактовой шиной устройства, второй вход элемента И соединен с второй тактовой шиной устройства, выход регистра частного соединен с первым информационным входом второго элемента И вЂ” ИЛИ, выход которого соединен с входом третьего одноразрядного регистра, выход которого соединен с входом регистра частного, отличающееся тем, что, с целью увеличения быстродействия и сокращения аппаратурных затрат, оно содержит второй сумматор по модулю два и четвертый одноразрядный регистр, причем выход регистра делимого подключен к первому входу второго сумматора по модулю два, второй вход которого соединен с инверсным выходом триггера управления, D-вход которого соединен с выходом четвертого одноразрядного регистра, вход которого соединен с вторым информационным входом второго элемента

И вЂ” ИЛИ и с выходом второго сумматора по модулю два, третий вход которого соединен с выходом переноса одноразрядного сумматора, управляющие входы второго элемента И вЂ” ИЛИ соединены с второй тактовой шиной устройства.

Источники информации, принятые во внимание при экспертизе

1. Патент США № 3816733, кл. 235 — 164, 1975.

2. Авторское свидетельство № СССР по заявке № 2942869/24, кл. G 06 F 7/54, 1980 (прототип) .

970356

Редактор Л. Филь

Заказ 7411/69

Составитель В. Кайданов

Техред И. Верес Корректор В. Бутяга

Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий ! 13035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4