Арифметическое устройство

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскик

Социалистических

Республик

<>960802 (61) Дополнительное к авт. свид-sy9 633016

Р1 М К,1 з (22) Заявлено 19. 06. 80 (21) 2943075/18-24

G 06 F 7/38 с присоединением заявки ¹â€”

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет—

РЗ) УДК 681. 3 (088. 8) Опубликовано 230982 Бюллетень Й9 35

Дата опубликования описания 23. 09. 82 (72) Автор изобретения

А. Л. Рейхенберг (74) Заявитель (54) АРИФМЕТИЧЕСКОЕ УСТРОИСТВО

Изобретение относится к цифровой вычислительной технике, может быть использов ано для аппаратной реализа ции операций вычисления функций в устройствах автоматики и вычислительной техники-.

По основному авт. св. 9 633016 известно арифметическое устройство, содержащее блок управления, выходы которого подключены к управляющим входам регистров сдвига, первые выходы. первого, второго и третьего регистров сдвига соединены соответственно с первыми входами первого, второго и третьего сумматоров-вычитателей, выходы которых соединены с первыми входами соответствующих регистров сдвига, вторые выходы второго и третьего регистров сдвига соединены соответственно с первыми входами четвертого и пятого регистров сдвига„ выход четвертого регистра сдвига соединен со вторыми входами первого и второго сумматоров-вычитателей, выход пятого регистра сдвига - со вторым входом третьего сумматора-вычитателя, вход блока анализа сходимости вычисления — co вторым выходом первого регистра сдвига, первый и второй выходы - с соответствующими входами блока управления, третий выход с управляющими входами сумматороввычитателей, причем блок анализа сходимости вычисления содержит две схемы сравнения, выходы которых подключены соответственно ко входам триггеров, выходы которых подключены соответственно к первым входам элементов И, вторые входы которых подключены к тактовой шине, выходы элементов И подключены соответственно к первому и второму выходам блока, входы схем сравнения и первый вход третьего- элемента И являются входами блока анализа сходимости, второй вход третьего элемента И подключен к тактовой шине, выход третьего элемента И вЂ” через третий триггер — к третьему выходу блока анализа сходимости

2О вычисления (1).

Недостатками арифметического устройства являются ограниченные функциональные воэможности, так как устройство предназначено для вычисления только одной функции — частного от деления произведения двух аргументов на третий.

Целью изобретения является расширение класса решаемих задач за счет

Зо.возможности одновременного вычнсле960802 х2 хг

z х + 3xz.

1

У

5 ния функций x-z;,« .. 3 «

z и х +

z (х+ z) Е хо = х - 2z; (хо = х+ 2z); х- = х (+1 при х > 0

signx> = -1 при x> < 0 х - z (- x + 3z)

-1 . х - z

Уо У Уо+) = Yj + Ч У52 Ул

-t ° х — xz

+ п +

z х + 3хг (n ). ) (x — г)

12

vo = z; vj = v + ц и-2

z 2 (VI1 ) ° (х + z)

Поставленная цель достигается тем, что в устройство дополнительно введе- ны три сумматора-вычитателя и три ре-10 гистра, причем выходы четвертого и пятого сумматоров-вычитателей соединены соответственно с первыми входами шестого и седьмого регистров, выходы которых соединены с первыми вхо- 5 дами четвертого и пятого сумматороввычитателей соответственно, второй выход шестого регистра соединен со входом восьмого регистра, выход которого соединен со вторыми входами чет->0 вертого и пятого сумматоров-вычитателей, управляющие входы которых соедйнены с первым выходом блока анализа, первый и второй входи шестого сумматора-вычитателя соединены соответственно со вторым входом шестого регист25 ра и со вторыми входами второго и седьмого регистров, третий вход шестого сумматора-вычитателя соединен с третьим входом блока управления, ,первый и второй выходы которого со единены с управляющими входами соответственно шестого, седьмого и восьмого регистров, выход шестого сумматора-вычитателя соединен со вторым входом первого регистра. 35

Такое схемо-техническое решение позволяет за одно и то же время вычислить четыре сложных функции.

На фиг. 1 представлено арифмети- 40 ческое устройство; на фиг. 2 - одна из возможных схем блока управления.

Схема (фиг. 1) содержит сумиаторывычитатели 1-6, регистры 7-11 сдвига, 45 регистры 12-14, блок 15 анализа сходимости вычислений И блок 16 управления.

Блок 16 управления (фиг. 2) прер3= назначен для синхронизации устройства и может содержать управляемый генератор 17 тактовых импульсов, работающий в старт-стопном режиме, счет-, чик 18, дешифратор 19, триггеры 2022, элементы И 23-27, элементы ИЛИ

28-31, элемент 32 задержки. Первый вход 33 от блока 15 для сигнала х

0 соединен с остановочным входом генератора 17. Второй вход 34 от блока 15 для сигнала q = q соединен

9 со входами элементов И 26 и 27, причем вход элемента И 27 является инвертирующим. Третий вход 35 от третьего входа устройства соединен со входом пуска генератора 17. Первый выход 36 соединяется с управляющими входами регистров 7-9, 12 и 13 для подачи на них последовательности тактовых импульсов, необходимых для продвиже ния их содержаний на первые входы сумматоров-вычитателей 1-5. Второй выход 37 соединяется с управляющими, входами регистров 10, 11 и 14 для подачи на них последовательности тактовых импульсов для сдвига и последовательности тактовых импульсов для продвижения предварительно сдвинутйх содержаний на вторые входы сумматоров-вычитателей 1-5, причем вторая последовательность снимается с первоrî выхода 36 через элемент ИЛИ 31.

Третий выход 38 может быть соединен с третьим входом блока 15 для подачи тактового импульса конца итерации с первого выхода дешифратора-шифратора 19, второй выход которого для тактового импульса конца сдвига соединен через элемент ИЛИ 28 с установочным входом триггера 20. (Соединение выхода

38 блока 16 управления с входом блока

15 на фиг. 1 не приведено, поскольку при другом варианте выполненйя блока

15 в этой связи нет необходимости), Вычисление функций s данном устройстве основано на одновременном решении в итерационном процессе системы разностных рекуррентных соотношений (алгоритма вычи("лоняя1):

-1

q ° z ° 2; х„ 0;

960802

Т с п(п+m) + (п+ 1) + 1

f+C3)(Однако благодаря асинхронному режиму работы (прерывание процесса вычисления при x> = 0 и сокращение числа тактов для сдвига) для большинства значений аргументов время вычисления значительно меньше максимального значения.

Погрешность вычисления при а дополнительных разрядов всегда меньше од1 ной единицы n-ro последнего разряда аргумента.

Данное устройство может быть использовано в качестве операционного устройства (спецпроцессора) для вычисления указанных функций в устройгде j = О, и — порядковый номер итерации; i = О, п — вес или показатель итерации; n — число разрядов операн.дов. Рекуррентные соотношения обладают групповыми свойствами и вычисляют ся одновременно, причем каждое соотношение решается последовательно эа п + m тактов, где m = lloggnf — число дополнительных защитных разрядов аргументов для компенсации погрешности от усечения чисел при их сдвиге. соот-10 ношение х. реализуется в сумматоре вычитателе 1 соотношение z- — в сум1

2 маторе-вычитателе 2, соотношение у> в сумматоре-вычитателе 3, соотношение

u — в сумматоре-вычитателе 4, соот- }5 ношение v. „ - в сумматоре-вычитателе 5. Логйческое уравнение х> > .0 решается в блоке 15. Значение z 2 получается в регистре 10, значение у 2 « в регистре 11, значение и>2 — в ре- 20 гистре 14.

Вычисления указанных функций в данном устройстве осуществляются следующим образом.

Первоначально аргумент х с перво- 25

ro входа заносится в сумматор-вычитатель 6 и регистр 12, аргумент у со второго входа заносится в регистр 9, аргумент z с третьего входа - в сумматор-вычитатель б и регистры 8 и 13.

Значения аргументов х, у, z переносятся в регистры 14, 11 и 10 .соответственно, с пятого входа на управляющий вход сумматора-вычитателя б подается сигнал, определяющий сдожение или вычитание, Затем на четвертый вход подается стартовый импульс, который поступает в блок 16. По стартовому импульсу в сумматоре-вычитателе

6 за один такт выполняется алгебра-ическое сложение,. результат котооого

: х0 = х и 2z записывается в виде начального условия в регистр 7.

В любой j итерации Результаты суммирований или вычитаний с выходов сумматоров-вычитателей 1-5 последо-, 45 вательно записываются младшими разрядами вперед в освобождающиеся при продвижении старшие разряды (первый вход) регистров 7-9, 12 и 13 и продвигаются к их началу (в сторону 50 младших разрядов) . В конце каждой итерации по тактовому импульсу конца итерации на входе блока 15 производится определение значения цифры

Ч °,нля следующей итерации. В зависи5 мости от значения кода х. в регистре. 7 на одном иэ выходов элемента

3 сравнения появляется сигнал. При

x> < 0 q> = -1. При х )О и =+1.

В конце каждой итерации, например, по тактовому импульсу конца итерации, с выходов регистров 8, 9 и 12 их содержания передаются в регистры 10, 11 и 14 соответственно.

Затем тактовыми импульсами сдвига производится сдвиг на соответствующее число разрядов в регистрах 10, 11 и 14. Причем если значение цифры

q, не.изменяется, т.e. q = q.+„ сдвиг производится на прежнее число разрядов. При q. Ф q ..+,, сдвиг. производится на один разряд больше, чем в предыдущей итерации. Количество сдвигов, в зависимости от номера итерации j (т.е. числа тактовых импульсов) и изменения цифры и;, опрецеляется в логической схеме дешифратор-шифратора 19, входящего в состав

;5лока управления.

При значении q> = +1 сумматор,вычитатель 1 выполняет вычитание, а сумматоры-вычитатели 2-5 — сложение. При q = -1 их режим работы меняется на обратный.

После выполнения. определенного

;числа итераций содержание регистра

7 становится равным нулю, и процесс вычисления заканчивается.

При наличии сигнала на управляющем входе сумматора-вычитателя 6, в последнем выполняется вычитание (начальное значение хв х - 2г) и.после окончания процесса вычисления в регистре 8 содержится значение функции х - z в регистре 9 - фунх - z кции, в регистре 12 — функции, в регистре 13 — фунх -xz

x-z кции

При отсутствии сигнала на управляющем входе сумматора-вычитателя 6 в последнем выполняется сложение (начальное значение хо = x + 2z) и после окончания процесса вычисления в регистре 8 содержится значение функции х + Зг, в регистре S -- функции, в регистре 12 - фунх +3z кции, в регистре 13 — фунх + Зхг

t кции . . Максимальное время вых + г числения в тактах равно

960802 ствах и системах автоматики, телемехаиики, измерения и телеуправления, регулирования и контроля, в специализированных вычислительных машинах и т.д. Благодаря большому быстродействию применение данного устройства 5 позволит повысить производительность вычислений, особенно при большой частоте обращения к вычислению данных функций, По сравнению с другими микропроцессорами данное устройство об- IQ ладает минимальной стоимостью и минимальнымн аппаратурными затратами.

Формула изобретения 15

Арифметическое устройство по авт. св. 9 633016 о т л и ч а ющ е е с я тем, что, с цел6ю расши- . рения класса решаемых задач за счет

Воэможности одновременного вычисления функций ху - г . х - xz, х - г) х-z„.

z Z

2 2 х iЗу z х + Зхк . (х i z) g5 их+ 3z;

?. в него введены три сумматора-вычитателя и три регистра, причем выходы четвертого и пятого сумматоров-вычитателей соединены соответственно с первыми входами шестого и седьмого регистров, выходы которых соединены с первыми входами четвертого и пятого сумматоров-вычитателей соответственно, второй выход шестого регистра соединен со входом восьмого регистра, выход которого соединен со вторыми

1 входами четвертого и пятого сумматоров-вычитателей, управляющие входы которых соединены с первым входом "

Флока анализа сходимости вычисления,, первый и второй входы вюстого сумматора-вычитателя соединены соответст венно со вторым входом шестого регистра и со вторыми входами второго и седьмого регистров, третий вход шестого сумматора-вычитателя соединен с треть,им входом блока управления, первый и второй выходы которого соединены с уп равляющими входами соответственно шестого, седьмого и восьмого регистров, выход шестого сумматора-вычитателя соединен со вторым входом первого регистра.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 633016, кл. G Об Р 7/38, 1975 (прототип).

960802

Составлтель A. Зорин

Редактор A. Минкина Техред E.Õàðèòoí÷èê. Корректор С. Иекмар.

Заказ 7282/58 Тираж 731 Подпис ное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Х-35, Раушская наб., д. 4/5

Филиал ППП "Патент"., г. Ужгород, ул. Проектная, 4