Запоминающее устройство

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик >959158 (61)Дополнительное к авт. свид-ву(22) Заявлено 080830 (2т) 2973015/18-24

1313М Кп з с присоединением заявки ¹â€”

G 11 С 11/00

Государственный комитет

СССР но делам изобретений и открытий (23) Приоритет—

Опубликовано 150982 Бюллетень ¹ 34

tS3) УДК 681. 327 (088.8) Дата опубликования описания 15.09.82 (72) Автор . изобретения

Л.Е. Гуревич (71 ) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОИСТВО

Изобретение относится к запоминаю-, щим устройствам.

Известно запоминакщее устройство, содержащее накопитель, Формирователи записи и считывания, регистр и дешифратор адреса 1).

Недостатком этого устройства является невысокое быстродействие.

Наиболее близким техническим ре,шением к данному изобретению является. запоминающее. устройство, содержащее матрицу запоминающих элементов, адресный блок, осуществляющий дешифрацию запоминающих элементов в -соответствии с поступившим на его 15 входы кодом адреса по принципу линейной выборки либо по принципу.сов. падения токов; .разрядные шины, подключенные к выводам записи - считывания запоминающих элементов через

20 соответствующие коммутационные эле» менты (роль которых в данном случае выполняют МД3-транзисторы ), управ ляющие входы которых подключены к соответствующим адресным шинам, сое- 25 диненным с выходами адресного блока (2 1.

Недостатком .известного запоминающего устройства является относительно низкое быстродействие, абуалов- 30 ленное последовательным способом доступа к матрице запоминающих элементов, что, в свою очередь, определяется наличием лишь одного канала . обращения к матрице запоминающих элементов.

Целью изобретения является повышение быстродействия устройства.

Поставленная цель достигается тем, что в запоминающее устройство, содержащее элементы памяти, последовательно соединенные буферный адресный регистр и адресный блок, выходы последнего подключены к управляющим входам коммутационных элементов записи и считывания, причем выходы коммутационных элементов запаса соединены с входами соответствующих элементов памяти, информационные входы коммутационных эле.ментов считывания соединейы с выходами соответствукщих элементов памяти, информационные входы коммутационных элементов записи н выходы коммутационных элементов считывания соответственно объединены и являются одними из входов и выходов устройства, введены группы, коммутационных элементов записи и считывания и группы последователь959158 но соединенных буферного адресного регистра и адресного блока, причем выходы адресного блока каждой группы соединены с управляющими входами коммутационных элементов записи и считывания одноименной группы, информационные входы коммутационных элементов считывания каждой группы подключены к выходам соответствующих элементов памяти, а выходы объединены и являются другим выходом устройства, выходы коммутационных элементов записи каждой группы соединены с входами соответствующих элементов памяти, а информационные входы объединены и являются другим входом устройства.

На чертеже представлена структурная схема запоминающего устройства, содержащего, например, четыре канала обращения, объединенные в две группы (по два канала в каждой)., Запоминающее устройство содержит адресные магистрали 1.1 и 1.2 (по числу групп каналов обращения ), буферные адресные регистры 2.1-2.4 по числу каналов обращения ) с адресными входами 3.1-3.4 и управляющими входами 4.1-4.4, адресные блоки 5.1-5.4 с входами 6.1-6.4, коммутационные элементы 7.1-7.4 считывания, выходы которых соответственно объединены и являются выходами 8.1-8.4 устройства, входами .9.1-9.4 которого являются информационные входы коммутационных элементов 1О.1-10.4 записи. Устройство также содержит элементы 11 памяти.

Устройство работает следующим образом.

По одной из адресных магистралей, например по 1.1, поступает код адреса и принимается на один из буферных адресных регистров, например 2.1, по адресным входам 3.1 при поступлении управляющего сигнала по входу 4.1. После этого адресная магистраль 1.1 готова к приему следующего адреса на буферный адресный регистр

2.2 этой группы каналов. По управляю. щему сигналу, поступившему по входу 4.2, этот адрес принимается на буферный адресный регистр 2.2 второго канала первой группы. Тем временем код адреса, хранимый в буферном адресном регистре 2.1, поступает в адресный блок 5.1. При этом отпирается соответствующая пара коммута-, ционных элементов 7.1 и 10.1 первого канала первой группы, и происходит коммутация выходов 8.1 и входов 9.1 первого канала первой группы с выходами и входами одного из элементов 11 памяти. Аналогично, во втором канале первой группы адрес, хранимый в буферном адресном регистре 2.2, поступает в адресный блок

5.2, отпирается соответствующая пара коммутационных элементов 7.2 и

10.2, и происходит коммутация выходов 8.2 и входов 9.2 с выходами и входами одного из элементов 11 памяти. При этом происходит запись ли5 бо считывание .по первому и запись либо считывание по второму каналам первой группы. Одновременно и независимо во времени от каналов первой группы может осуществляться доступ

)Q к элементам памяти 11 второй группы, т.е. код адреса поступает по адресной магистрали 1.2 второй группы каналов, например, в буферный адресный регистр 2.3, затем иной адрес может быть принят в другой регистр 2.4. Код адреса, хранимый в регистре 2.3 первого канала, поступает в адресный блок 5.3. При этом отпирается соответствующая пара коммутационных элементов 7.3 и 10.3 и т.д.

Таким образом осуществляется параллельный доступ к элементам 11 памяти между группами и последовательно параллельный внутри групп между. каналами.

Быстродействие предлагаемого устройства существенно выше, чем в известных запоминающих устройствах с произвольным доступом f2), так как в нем имеется возможность одновременного,независимого от времени, произвольного доступа по множеству каналов. Использование подобных запоминающих устройств в многопроцессорных системах в качестве общей оперативной памяти позволяет существенно сократить время приостановок процессоров системы во время обращения одного из них к памяти, а также упрощает

4р синхронизацию таких систем. В сравнении же со случаем, когда каждый из процессоров многопроцессорной системы снабжен своей оперативной памятью, использование предлагаемо45 го запоминающего устройства в качестве общей оперативной памяти исключает потери времени на пересылки информационных массивов. Кроме, того, применение предлагаемого запоминающего устройства в вычислительных системах позволяет осуществлять вы борку одновременно нескольких операндов из памяти,а также производить непосредственный доступ к памяти от внешних устройств без приостайовок процессора, что также приводит к повышению быстродействия системы и упрощению оборудования.

Формула изобретения

Запоминающее устройство, содержащее элементы памяти, последовательно соединенные буферный адресный регистр и адресный блок, выходы послед

959158 (/2

Составитель В Рудаков

Редактор О. Персиянцева Техред И.Гайду Корректор t0. Макаренко

Заказ 7050/70 Тираж 622 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4 него подключены к управляющим .входам коммутационных элементов записи и считывания, причем выходы комглутационных элементов записи соединены с входами соответствующих элементов памяти, информационные входы коммутационных элементов считывания соединены с выходами соответствующих элементов памяти, информационные . входы коммутационных элементов записи и выходы коммутационных элементов считывания соответственно объединены и являются одними из входов и выходов устройства, о т л и ч а ю— щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены.,группы коммутационныХ элементов записи и считывания и группы последовательно соединенных буферного адресного регистра и адресного блока, причем выходы адресного блока каждой группы соединены с управляющими входами коммутацион-, ных элементов записи и считывания одноименной группы, информационные входы коммутационных элементов считывания каждой группы подключены к

5 выходам соответствующих элементов памяти, а выходы объединены и являются другим выходом устройства, выходы коммутационных элементов записи каждой группы соединены с входами соответствующих элементов памя10 ти, а информационные входы объединены и являются другим входам устройства.

Источники информации, )5 принятые во внимание при экспертизе

1. Каган Б.N. Электронные вычислительные машины и системы. М., "Энергия", 1979, с. 113-142.

2. Хилбурн Дж. и Джулин 1. Микро-ЭВМ и микропроцессоры. М., "Мир", 1979, с. 106-110, рис. 4.15 (прототип).