Микропрограммное устройство управления
ОПИСАНИЕ
ИЗОБРЕТЕН ИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Союз Советски з Социалистичесиик Республик (6I ) Дополнительное к авт. свид-ву (22) Заявлено 26. 01. 81 (21) 3239212/18-24 с присоединением заявки №вЂ” (23) ПриоритетОпубликовано 30 08.82. Бюллетень №32 3,ата опубликования описания 30. 08. 82 (51)M. Кл. 6 06 F 9/22 5ЬоударственлыМ комитет СССР оо делам иэаоретеккк и открытий (53) УДК 681. .326(088.8) С.Н. Ткаченко, В.С. Харченко, Г.Н. Тимоньки В.А. Тытар и Н.Н. Шандуренко (72) Авторы изобретения (71) Заявитель (54} МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ Изобретение относится к вычислительной технике и может быть использовано при построении микропрограм;мных процессоров. Известен микропрограммный процессор, содержащий блок управления, one. рационный блок, регистры адреса и микрокоманд, дешифратор ветвлений, элемент И и постоянную память fl) . Однако данному устройству присуще низкое быстродействие из-за длительной реализации формирования адресов микрокоманд ветвлений. Наиболее близким к предлагаемому по технической сущности и достигаемому эффекту является устройство, содержащее регистры адреса и микрокоманд, два элемента И, операционный блок, блок ветвления, постоянную. память и блок управления, первый вы- зо ход которого подключен к первому входу первого элемента И, второй вход. которого соединен с первым вы,ходом регистра микрокоманд, а выход — с первым входом регистра адреса, второй вход которого через второй элемент И подключен к первому выходу блока ветвлений, первый и второй выходы регистра адреса соединены соответственно с первым и вторым входами постоянной памяти, выход которой подключен к первому входу регистра микрокоманд, второй выход которого через операционный блок подключен ко второму входу блока ветвлений (21. Недостатком указанного устройства является низкое быстродействие обусловленное тем, что рабочий такт устройства (время между считыванием двух последовательных микрокоманд) одинаково как при реализации линейных последовательностей микрокоманд, так и микрокоманд ветвления, и подразделяется на три синхроимпульса, циклически выдаваемых блоком управления устройства. Однако реализация линейных микрокоманд может осуще20 3 9550 ствляться в течение более короткого такта, поскольку в этом случае не требуется проверка значений сигналов логических условий, поступающих с выхода операционного блока, а также формйрование на их основе адреса очередной микрокоманды, как в случае реализации микрокоманд ветвления. Таким образом, отсутствие в данном устройстве элементов и 1О средств управления рабочим тактом приводит к существенному снижению общего быстродействия устройства. Цель изобретения — повышение быстродействия микропрограммного устройства управления. Поставленная цель достигается тем, что микропрограммное устройство управления, содержащее регистры адреса и микрокоманд, два элемента И, блок ветвлений, блок па-. мяти, последовательно соединенные счетчик и шифратор, причем счетный вход счетчика соединен со входом тактовых импульсов устройства,.первый выход шифратора подключен к первому входу первого элемента И, второй вход которого соединен с первым выходом регистра микрокоманд, а выход первого элемента И подключен к первому входу регистра адреса, второй вход которого через второй элемент И. подключен к первому выходу блока ветвлений, первый и второй выходы регистра адреса соединены соответственно с первым и вторым адресными входами блока 33 памяти, выход которого подключен к информационному входу регистра микрокоманд, второй вход которого подключен к первому входу блока ветвлений, ао управляющий вход которого подключен к входу устройства, третий выход регистра микрокоманд является информационным выходом устройства, дополнительно содержит четыре элемента И, два элемента ИЛИ, элемент задержки 45 и триггер задания режима, единичный вход которого соединен со вторым выходом блока ветвлений, нулевой вход .— через элемент задержки со входом сброса счетчика и выходом третьего элемента И,,первый вход которого подключен к единичному выходу триггера задания режима и первым входом четвертого и пятого элемента И, выход ° четвертого элемента И через первый элемент ИЛИ подключен ко второму входу второго элемента И, второй вход первого элемента ИЛИ соединен со вто61 Рым выходом шифратора и первым входом шестого элемента И, второй вход которого подключен к нулевому выходу . триггера задания режима, выход шестого элемента И соединен с первым входом второго элемента ИЛИ, ко второму входу которого подключен выход пятого элемента И, выход второго элемента ИЛИ подключен к управляющему выходу устройства, третий выход шифратора соединен со вторыми входами третьего и пятого элементов И, первый выход шифратора подключен ко второму входу четвертого элемента И и управляющему входу регистра микрокоманд. Блок ветвлений содержит элемент И и шифратор, выход которого подключен к первому выходу блока, информационный вход шифратора является первым входом блока и подключен ко входам элемента И, выход которого подключен ко второму выходу блока, управляющий вход"шифратора подключен ко второму входу блока. Управление рабочим тактом ведут в. зависимости от типа микрокоманды: микрокоманды линейной последовательности реализуются за два (короткий 1 рабочий такт), а микрокоманды ветвления - за три (длинный рабочий такт) тактовых импульса. Введение триггера задания режима позволяет задавать в каждом рабочем такте информацию о его длительности: короткий или длинный такт. На фиг. 1 приведена функциональная схема предлагаемого устройства управления; на фиг. 2 - функциональная схема блока ветвлений; на фиг.3функциональная схема операционного блока. Устройство содержит регистр 1 микрокоманд с полем 2 адреса, полем 3 ветвления и полем 4 операций, операционный блок 5, блок 6 ветвлений, вход 7 тактовых импульсов, блок 8 управления, содержащий счетчик 9, шифратор:10, первый 11, третий 12 и второй 13 выходы блока 8, элемент И 14, элемент ИЛИ 15, элементы И 16 и 17 вход 18 (старшие разряды) и вход 19 (младшие разряды) регистра 20 адреса, блок 21 памяти, элемент 22 задержки, триггер 23, элементы И 24-26 и элемент ИЛИ 27. Блок 6 ветвлений (фиг. 2) содержит шифратор 28, предназначенный дня выработки наполнительного адреса очередной микрокоманды (адреса схемы Далее работа устройства повторяется аналогично описанному выше. Таким образом, введение указанных новых элементов и связей позволяет существенно повысить общее быстродействие устройства, которое для мик" ропрограммы, состоящей из микрокоманд (0,2 из которых являются микрокомандами ветвления), с учетом того, что микрокоманды ветвления реализуются за время,3йо, а линейные - за 2йв определяется выражением Т=2, 2toN Повышение быстродействия, достигаемое в предлагаемом устройстве, составляет = 1,36 раза. 2;2,М Использование предлагаемого устройства в ЭВН позволит повысить их 5 9550 большой интеграции в памяти 21) на основании информации, содержащейся в младших разрядах адреса очередной микрокоманды (поле 3 регистра 1) и сигналов логических условий (признаков результата), поступающих с выхода операционного блока 5, и элемент И 29 предназначенный для формирования признака выполнения микрокоманды. Операционный блок 5 (фиг. 3) 10 содержит преобразователь 30 кодов, сумматор 31 и блок 32 регистров. На фиг. 3 приведена функциональная схема блока 5 и подключение его к связанным с ним регистром 1, с выхода 15 поля 4 которого на первый вход блока 5 поступают сигналы микроопераций, элементом ИЛИ 27; выход которого подключен ко второму входу блока 5, и блоком 6 ветвлений, второй вход 20 которого соединен с выходом операционного блока. Предлагаемое устройство работает следующим образом. В исходном состоянии в регистре 2$ 1 записан адрес очередной микрокоманды, триггер 23 и регистр 20 установлены в нулевое состояние. По импульсу с первого выхода 11 блока управления старшие разряды адреса оче- 50 редной микрокоманды через элемент И 16 записываются в поле 18 регистра 20. При этом осуществляется выбор ячейки в схемах большой интеграции блока 21. памяти. В Триггер 23 задает режим работы ус.тройства. В единичном состоянии триггера 23 реализуются микрокоманды линейных последовательностей, когда. рабочий такт состоит из двух тактовых импульсов блока 8 управления. Нулевое состояние триггера 23 задает режим реализации микрокоманд ветвлений, выполнение которых сопряжено с проверкой значений сигналов логических условий и модификаций в связи с младшим разрядом адреса очередной микрокоманды. Через .элемент И 17 код младших разрядов адреса микрокоманды с выхода шифратора 28 записывается в поле 19 регистра 20, и осуществляет выбор блока (схемы большой интеграции) в памяти 21, с выхода которой код микрокоманды записывается в регистр 1. По второму импульсу с выхода 13 5S блока 8 управления срабатывает элемент И 25, который через элемент ИЛИ 27 производит установку в исход. ное состояние регистров операционного блока 5. Кроме того, одновременно открывается элемент И 24, который устанавливает в исходное состояние триггер 23 и блок 8 управления. Устройство переходит к реализации очередного рабочего такта. Если реализуемая микрокоманда является микрокомандой ветвления, то сигнал на втором выходе блока 6 отсутствует и триггер 23 остается в нулевом состоянии. По второму импульсу с выхода 13 блока 8 управления состояние управляющей части схемы не изменяется. Однако за истекающий промежуток времени операционный блок 5 вырабатывает "И усТанавливает на втором входе блока 6 условия ветвления, которые модифицируют код младших разрядов адреса очередной микрокоманды. По им. пульсу с выхода 12 блока управления через элемент ИЛИ 15 срабатывает элемент И 17, который передает модифицированный код младших разрядов в регистр 20. Кроме того, с выхода поля 4 регистра 1 микрокоманд в операционный блок 5 поступают сигналы микроопера- . ций„ а с выхода поля 3 регистра 1 код младших разрядов адреса передается в дешифратор .ветвлений. Если реализуемая микрокоманда не предполагает возможности ветвления, то на втором выходе блока 6 появляется сигнал, который устанавливает триггер 23 в единичное состояние. Последний открывает элемент И 14 и и 17. 9550 7 общую производительность и быстродействие. Формула изобретения 1. Микропрограммное устройство управления, содержащее регистры адре. са и микрокоманд, два элемента- И, блок ветвлений,, блок памяти, последовательно соединенные счетчик и шифратор, причем счетный вход счетчика соединен со входом тактовых импульсов устройства, первый выход шифратора подключен к первому входу пер- 1S вого элемента И, второй вход которого соединен с первым выходом регистра микрокоманд, а выход первого эле- . мента И подключен к первому входу регистра адреса, второй вход которого 20 через второй элемент И подключен к первому выходу блока ветвлений, первый и второй выходы регистра адреса соединены соответственно с первым и вторым адресными входами блока памя- 2$ ти, выход которого подключен к информационному входу регистра микрокоманд, второй выход которого подключен к первому входу блока ветвлений, управляющий вход которого подключен Эр ко входу устройства, третий выход регистра микрокоманд является информационным выходом .устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, он дополнительно содержит четыре элемента И, два элемента ИЛИ, элемент задержки и триггер задания режима, единичный вход которого соединен с вторым выходом блока ветвлений, нулевой вход - через элемент задержки со входом сброса счетчика и выходом третьего 61 8 элемента И, первый вход которого подключен к единичному выходу тригге ра задания режима и первым входам четвертого и пятого элементов И, выход четвертого элемента И через первый элемент ИЛИ подключен ко второму входу второго элемента И, второй вход первого элемента ИЛИ соединен со вторым выходом шифратора и первым входом шестого элемента И, второй вход которого подключен к нулевому выходу триггера задания режима, выход шестого элемента И соединен с первым входом второго элемента ИЛИ, ко второму входу которого подключен выход пятого элемента И, выход второго элемента ИЛИ подключен к управляющему выходу устройства, третий выход шифратора соединен с вторыми входами третьего и пятого элементов И, первый выход шифратора подключен ко второму входу четвертого элемента И и управляющему входу регистра никрокоманд. 2. Устройство по и. 1, о т л и -. ч а ю щ е е с я тем, что блок ветвлений содержит элемент И и :шифратор, выход которого подключен к первому выходу блока, информационный вход шифратора является первым входом блока и подключен ко входам элемента И, выход которого подключен ко второму выходу блока, управляющий вход шифратора подключен ко второму входу блока. Источники информации, принятые во внимание при экспертизе 1. Патент 8еликобритании У 1398367 кл. 6 4 А, опублик. 1975. 2. Авторское свидетельство СССР и 717773, кл. G 06 F 15/00, 1980. 955061 Составитель Логачева Редактор Л. Пчелинская Техред А. Ач Корректор 1.... Г о.око Заказ 3 /53 Тираж 731 ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. ч/5 Подписное Филиал ППП Патент, г. Ужгород, ул. Проектная, 
