Устройство для суммирования

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (ii>955036 (61) Дополнительное к авт. свид-ву (22) Заявлено 03. 05. 78 {21) 2609607/18-24 (31) М. Кп.з с присоединением заявки ¹â€”

G 06 F 7/49

Государственный комитет

СССР ио делам изобретений и открытий (23) Приоритет— (33) УДК 681. 325. 5 . (088.8) Опубликовано 300882. Бюллетень ¹ 32

Дата опубликования описания 30.08.82 (72 Автор изобретения

В.В. Реутов (71) Заявитель

Таганрогский радиотехнический институт им. В.ф.Калмыкова (541 УСТРОЙСТВО ДЛЯ СУММИРОВАНИЯ

Изобретение относится к вычислительной технике и может быть использовано в вычислительном устройстве специализированного процессора. 5

Известно многовходовое суммирующее устройство, содержащее в каждом разряде сумматоры, сгруппированные в линейки, выходы Сумма каждого сумматора младших линеек соединены с входами .сумматоров последующих линеек, шины всех слагаемых каждого разряда подключены к входам сумматоров первой линейки, а выходы переноса сумматоров младших линеек соединены с одним иэ входов сумматоров последующих линеек соседнего старшего разряда (1).

Однако этот сумматор обеспечивает параллельное суммирование многих чисел за счет распараллеленного в пространстве переноса, но множество слагаемых должно быть одного знака, что существенно ограничивает функциональные возможности.

Наиболее близким к предлагаемому 25 является устройство для суммирования, работающее в системе счисления (-2), содержащее блоки поразрядного сложения и блоки выборки первой, второй, третьей и,т.д. ступеней, причем вхо- 30 ды слагаемых каждого разряда подключены к блоку поразрядного Сложения, представляющего собой комбинационную логическуЮ схему первого типа, каж дая из трех групп выходов которой соответствует условной сумме, аддитивному и субстрактному переносам, причем блок поразрядного сложения слагаемых первого разряда содержит одну группу выходов и выход, соответствующий условной сумме, служит выходом первого разряда полной сумьн выходы блока поразрядного сложения второго разряда подключены к блоку выборки первого уровня, состоящему

1иэ трех комбинационных логических схем второго типа, входами каждой из которых служат выходы, соответст,;вующие аддитивным переносам, условным суммам и субстрактивным переносам, блока поразрядного сложения втОрого разряда, управляющие входы подключены к выходам, соответствующим аддитив ному и субстрактивному переносам, блока поразрядного сложения первого разряда, выход соответствующий условной сумме, блока выборки первого уровня служит выходом второго разряда полной суммы, а выходы, соответствующие аддитивному и субстрактивному

955036

Поставленная цель достигается тем, что устройство для суммирования, содержащее сумматор чисел по основанию (-2), содержит два преобразователя

N-p%teoro кода в двухрядный, преобразователь четырехрядного кода в двухрядный знакоразрядный, преобразователь двухрядного знакоразрядного кода в однорядный знакоразрядный и преобразователь однорядного знакоразрядного кода в двухрядный код с основанием (-2), причем входы первого ,преобразователя N -рядного кода в двухрядный соединены с входами четных разрядов N суммируемых чисел устройства, а входы второго преобразователя N -рядного кода в двухрядный соединенй с входами нечетных разрядов " суммируемых чисел устройства, входы каждого разряда преобразователя четырехрядного кода в двухрядный знакоразрядный соединены с выходами соответствующих разрядов первого и второго преобразователей

М-рядного кода в двухрядный, входы каясцого разряда преобразователя двухрядного энакораэрядного кода в однорядный знакораэрядный соединены с выходами соответствующего разряда преобразователя четырехрядного кода в двухрядный знакоразрядный и выходами переноса предыдущего разряда преобразователя двухрядного энако- раэрядного кода в однорядный знакоразрядный, выход каждого разряда которого соединен с входами соответствующего разряда преобразователя однорядного знакоразрядного кода в двухрядный код с основанием (-2), первый выход каждого разряда которого соединен с первым входом соответствующего разряда сумматора чисел по основанию (-2), а второй выход — с вторым входом соседнего последующего разряда сумматора чисел по основанию (-2).

На фиг. 1 дана структурная электрическая схема предлагаемого устройства; на фиг. 2 — схема одного разряда преобразователя четырехрядного кода в двухрядный знакоразрядный; на фиг. 3 — схема одного разряда преобразователя двухрядного знакораэрядного кода в однорядный энакораэрядный; на фиг.4 и 5 — схемы четного и нечетного разрядов преобразователя однорядного знакоразрядного кода в двухрядный код с основанием (-2).

Устройство содержит входы 1, преобразователи 2 и 3 N -рядного кода в двухрядный, преобразователь 4 четы рехрядного кода в двухрядный энакоразрядный с суммирующими входами

5-14 и вычитающими входами 15-24, преобразователь 25 двухрядного знакоразрядного кода. в однорядный знакоразрядный, имеющий знаковые вхопы переносам, служат управляющими входами для блока выборки второго уровня; выходы блока поразрядного сложения последующих четных разрядов подключены к трем блокам выборки первого уровня, каждый иэ которых состоит иэ трех комбинационных логических схем второго типа, причем на вход каждой из них подключены выходы, соответствующие условным суммам, аддитивным и субстрактивным переносам, 10 а управляющие входы всех трех комбинационных схем второго типа каждого блока выборки первого уровня подключены к выходам, соответствующим субстрактивному и аддитивному переносам, )5. одной из трех групп выходов блока поразрядного сложения предыдущего нечетного разряда; блок выборки второго уровня состоит из четырех комбинационных логических схем второго типа, причем на входы одной из них подключены выходы, соответствующие условным суммами, блока поразрядного сложения третьего разряда, а на входы остальных — выходы, соответствующие аддитивным и субстрактивным переносам и условным суммам, служащие выходами трех блоков выборки первого уровня, соответствующих четвертому разряду слагаемых; выходы двух соответствующих логических комбинационных схем второго типа блока выборки второго уровня служат выходами третьего и четвертого разрядов полной суммы, а выходы, соответствующие аддитивным и субстрактивным перено- 35 сам, служат управляющими входами для блока выборки третьего уровня, состоящего из шести комбинационных логических схем второго типа, входами которых служат выходы, соответствую- 40 ие условным суммам блоков выборки ,первого уровня, а выходы, соответствующие аддитивным и субстрактивным переносам и условным суммам, блоков выборки второго уровня; выходы соот- 4 ветствующих комбинационных логических схем блока выборки третьего уровня служат выходами, соответствующими пятому, шестому, седьмому и восьмому разрядам полной суммы (2).

Применение кода по основанию(-2) к алгебраическому сложению чисел позволяет отказаться от фиксированного представления знакового разряда, что позволяет производить алгебраическое суммирование чисел с перемен- 55 ной разрядностью. Однако известное устройство производит алгебраическое суммирование только двух слагаемых в кодах с основанием (-2). При суммировании Нп -разрядных чисел время 60 работы его сильно возрастает с ростом числа И;

Цель изобретения — повышение быстродействия при суммировании ( чисел. 65

955036

Т а б л и ц а 1

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

Вход 5

Вход 6

Знак +

0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

Вход 15 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

Знак

Вход 16 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

0 1 1 2 1 0 0 1 1 0 0 1 2 1 1 0

Выход

Знак

+ + + + +

26-30, разрядные входы 31-40, входы переносов 41-48, преобразователь

49 однорядного знакоразрядного кода в двухрядный код с основанием (-2), имеющий входы 50-61 и сумматор 62 чисел по основанию (-2), имеющий входы 63-74.

Для примера выбран сумматор, выполняющий алгебраическое суммирование шести (N=6) четырехразрядных чисел. Суммируемые числа с основанием (-2) соединены шестью четырехразрядными входами 1 с соответствующими входами двух преобразователей 2 и 3 шестирядного в двухрядный код.

Входы преобразователя 2 соединены только с теми двумя разрядами входов 1, которые имеют веса (-2) и (-2) . Входы преобразователя 3 соеди2 иены только с теми двумя разрядами входов 1, которые имеют веса (-2)

Преобразователи 2 и 3 выполнены,.

:например, в соответствии с (3) и содержат трехвходовые сумматоры, расположенные слоями. Входы сумматоров первого слоя соединены с соответствующнми входами 1. Выход Сумма предыдущего слоя i-того разряда соединен с входом сумматора в i-том разряде последующего слоя. Выход Перенос предыдущего слоя i-того. разряда соединен с входом сумматора в (1+1)-ом разр ще последующего слоя. Выходы преобразователей 2 и 3 соединены с входами преобразователя

4 четырехрядного кода в двухрядный энакоразрядный код. Преобразователь

2 имеет пять пар выходов, имеющих веса +(2); +(2)" .; +(2) ; +(2) ;

+ (2), которые соединяются соответственно парами входов 5 и 6 7 и 8

9 и 10, ll и 12>13 и 14 соответствующих разрядов йреобразователя 4 четырехрядного в двухрядный знакоразрядный код. Преобразователь 3 имеет пять пар выходов, имеющих веса — (2) ; — (2) "; - (2) ; — (2)); — (2) которые соединяются соответственно с парами входов 15-24 соответствующих разрядов преобразователя 4. Преобразователь 4 соединен выходами с входами преобразователя 25 двухрядного знакоразрядного в однорядный знакоразрядный код. Каждый разряд преобразователя 4 соединен с соответствующим разрядом преобразователя 25 выходом Знак, соответственно

5 выходом знака с входами 26-30 Также каждый разряд преобразователя 4 соединен с соответствующим разрядом преобразователя 25 парой выходов, соответственно с входами 31 и 2 с весом (2, ), 33 и 34 с весом (2 ), 35 и 36 с весом (2 ), 37 и 38 с весом (2 ), 39 и 40: с весом (2 ) . Каждый предыдущий разряд преобразова- теля 25 соединен с последующим парой выходов Перенос и Знак nepef5 носа, соответственно с входами 41 и 42, 43 и 44, 45 и 46, 47 и 48. Пре-. образователь 25 соединен с входами . преобразователя .49. Каждый разряд преобразователя 25 соединен с соот20 ветствую4им разрядом преобразователя

49,парой выходов Знак суммы и

t l I

Сумма, соответственно с входами

50и51,52и53,54и55,56и57, 58 и 59. Кроме того, пятый разряд ъ5 преобразователя 25 соединен с шестым разрядом преобразователя 49 парой выходов Перенос и Знак переноса, соответственно с входа ми 60 и 61. Выходы преобразователя

30 4 9 соединены с соо тве тс твующим сумматором 62 по основанию (-2) . Выходы i" ðàçðÿäîâ преобразователя 49 с весом (-2) соединены с входами

63.-68 i-разрядов сумматора 62 соответственно ..Выходы -разрядов преобразователя 49 с весом (-2)" соединены со входами 69-74 (i+1) -х разрядов сумматора 62 соответственно. . С выходов сумматора 62 однорядный код с основанием (-2) выдается по вы40 ходам 75.

Блоки 2 и 3 представляют собой узлы суммирования N двоичных чисел, результат суммирования в которых выдается в двухрядном коде, и могут

45 быть выполнены, например, так, как ! зто показано в (3l.

Каждый разряд, например первыи, преобразователя 4 четырехрядного в

50 двухрядный энакоразрядный код представлен в табл 1.

955036

Т а б л и ц а 2

Двухрядный код (вхо- + ды 33 и 34) 0 1 0 1 0 1 0 1, 0 0 1 l 0 0 1 1

0 1 0 1 0 1 0 1;

0 0 1 1 0 0 1 1

Перенос (входы 41 и 42) + 0

0 0 0 1 1 l 1 + 0 0 0 0 1 1 1 1

0 1 1 2 1 0 0 1

0 1 1 2 1 2

+ + + + +

2 3

Выход

Знак

1 0 1 0 1 0 1

0 1 1 0 0 1 1

Двух ряд; 0 ный код + (входы 33 и 34) 0

0 1 0 1 0 1 0 1

0 0 1 1 0 0 1 1

0 0 0 0 1 1 1 1 - 0 0 0 0 1 1 1 1

Перенос (входы

41 и 42}

0 .1 1 2 1 2 2 3

1 1 2 1 0 0 1

Выход

Каждый четный разряд преобраэова45 теля 49 содержит один элемент НЕ 180 и один элемент И 181, а каждый нечетный - один элемент И 182.

П р H м.е р. Будем однонременно суммировать числа: -Э; -3; +3; -9;

-61 +2. Их запись в коде с оснонани о ем (-2) приведена ниже (-2) (-2) (-2) (-2) 1 0

1 1

1 l

0 . 1

0 1 1 1

1 0 1 1

1 0

l 1

0 1 l 0

Результат: -22

1 0

1 1

Один из возможных вариантов функциональной схемы, реализующей табл. 1, приведен на фиг. 2. Каждый разряд преобразователя 4 содержит элементы

НЕ 76-79, элементы И 80-93, элемент

ИЛИ-НЕ 94, элементы ИЛИ 95-98. Входы 5 и б н ныходы элементон НЕ 80-83 соединены по шинам 99-102 с входами элементов И 80-83. Входы 15 и 16 и выходы элементов НЕ 78 и 79 соединены по шинам 103-106 с входами элементов И 84-87. Выходы элементов И 80, Знак + + +

Один из нозможных вариантов функциональной схемы, реали зующей табл. 2, приведен на фиг ° 3. Каждый разряд преобразователя 25 содержит элементы

НЕ 119-123, элементы И 124-144, элементы ИЛИ 145-150. Входы 33, 34, 41, 42, 27 и выходы элементов НЕ 124-144 по шинам 151-160 соединены с входами элементов И 124-135. Выход элементов

И 124,, 127, 130, 131 и элементов

ИЛИ 145-147 соединены по шинам 161167 с входами элементов И 136-144.

Выходы элементов И 128,132,134,136144 по шинам 168-179 соединены с нхо: дами элементов ИЛИ 148-150,выходы ко-. . 10 (-2) (-2) 83, 84 и 87 и элементов ИЛИ 97 и 98 соединены пО шинам 107-112 с входами элементов И 88-93, выходы которых по шинам 113-118 соединены с вхОдами элемента ЙЛЙ-НЕ 94 и элементов

ИЛИ 95 и 9б, выходы .которых являются выходами данного разряда преобразователя 4

Каждый разряд, например второй, преобразователя 25 двухрядного знакоразрядного в однорядный знакоразрядный код представлен в табл. 2. торых являются выходами данного разряда преобразователя 25.

На фиг. 4 и 5 показаны варианты

4Q Выполнения четнога и нечетного разря дов преобразователя 49, например для

1=0и i=1.

9550 36.

Г - "C ((DC 3 М+ О+ 1) где "ьс время задержки на одноразрядном трехвходовом сумматоре; учитывает задержку на преобразователе " -рядного кода в двухрядный; разрядность суммируемых чисел, учитывает задержку на преобразователе двухрядного в однорядный (оф й

Шестирядный четырехраэрядный код поступает на входы преобразователей

2 и 3 шестирядного в двухрядный код.

На преобразователь 2 приходит

0001

0101

0101

0001

На преобразователь 3 приходит .

На выходе преобразователя 2 получается двухрядный код по основанию (2) со знаком (+)

01011

)01001

На выходе преобразователя 3 получается двухрядный код по основанию (2) со знаком (-)

На входы преобразователя 4 поступает четырехрядный код вида

01011

01001 .10100"

10110.

На выходах преобразователя 4 двухрядный код вида

1 1 1 О 1

+ + +

1 1 1 О 1 и поступает на входы преобразователя

25, на выходе которого получается однорядный код вида -1 +О +1 +О

+1 +О. Полученный однорядный код по основанию 2 преобразуется преобразователем 49 в двухрядный код вида

001010р который на сумматоре 62 преобразуется в однорядный код по основанию (-2) вида

1 1 1 1 1 О

Быстродействие предлагаемого устройства можно оценить по выражению код и сумматоре по основанию (-2), так как они начинают и кончают преобразование практически одновременно.

5 1 — учитывает задержки остальных преобразователей.

Для суммирования Й чисел на известном сумматоре по основанию (-2) необходимо затратить

Причем для прос тоты сравнения время задержки на одном разряде .обычного сумматора принято равным времени за держки на одном разряде сумматора по .основанию (-2), хотя последний сложнее, Для N = 8 и n = 16 получим

Формула изобретения

Устройство для суммирования, содержащее сумматор чисел по основанию (-2), о т л и ч а ю щ е е с я тем, что, с целью повышения быстродейстЗО вия при суммировании К чисел, устройство содержит два преобразователя N-рядного кода в двухрядный, преобразователь четырехрядного кода в двухрядный энакоразрядный, преобразова35 тель двухрядного знакоразрядного кода в однорядный знакоразрядный и преобразователь однорядного знакоразрядного кода в двухрядный с основанием (-2), причем входы первого преобра40 зователя N -рядного кода в двухрядный соединены с входами четных разрядов Й суммируемых чисел устройства, а входы второго преобразователя М -рядного кода в двухрядный соединены с входа45 ми HezeTHblx разрядов " суммируемых чисел устройства, входы каждого разряда преобразователя четырехрядного кода в двухрядный знакораэрядный соединены с выходами соответствующих разрядов первого и второго преобразователей Н -рядного кода в двухрядный, входы каждого разряда преобразователя двухрядного знакоразрядного кода в однорядный знакораэрядный соединены с выходами соответствующего разряда

55 преобразователя четырехрядного кода в двухрядный знакоразрядный и выходами переноса предыдущего разряда преобразователя двухрядного энакораз рядного кода в однорядный знакораэбО рядный, выходы каждого разряда которого соединены с входами соответствующего разряда преобразователя однорядного знакоразрядного кода в двухрядный код с основанием (-2), первый б5 .выход каждого разряда которого сое11

955036

1? динен с первым входом соответствующего разряда сумматора чисел по основанию (-2), а второй выход — с вто рым входом соседнего последующего разряда сумматора чисел по основа; нию (-2) .

Источники информации, принятые во внимание при экспертизе

1 ° Авторское свидетельство СССР

Р 455341, кл. G 06 F 7/50, 1974.

2. Авторское свидетельство СССР

9236858,кл.G Об F 7/5(%, 1969(прототип) 95503б

Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 6437/52

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4

Составитель В. Березкин

Редактор Н. Ковалева Техред А. Ач Корректор М. Коста