Регистр
ОП ИСАНИЕ
ИЗОВРЕТЕН ИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Союз Советснмх
Социалнстмческмх
Республик (1@928418! (6I ) Дополнительное к авт. свкд-еу (51)М. Кл. (22) Заявлено 01.08.80 (21) 2967932/18 24 с присоединением заявки № (23) Приоритет
G 11 С 19/00 (53) УЙК 681.327..66 (088.8) Гпоударстеенный комитет по делам изобретений н открытий
Опубликовано 15.05.82. Бюллетень ¹ 18
Дата опубликования описания 15.05.82
{72) Авторы изобретения
В. Б. Малашкевич
КГ . "gG ь.ТВ1Т1,, ХНМЪ ;:.. (71) Заявитель!
Марийский политехнический институт им. M. (54) РЕГИСТР
Изобретение относится к цифровой вычислительной технике и может быть применено
I в измерительных и вычислительных приборах.
Известен регистр, используемый в аналогоцифровых преобразователях (АЦП) поразрядного уравновешивания (1).
Однако в известном регистре велико время задержки между появлением сигнала с аналоговой схемы сравнения и цифровым сигналом с выхода развертывающего регистра, что накладывает ограничения на быстродействие АЦП. Кроме того, такие схемы развертывающих регистров характеризуются слож-, ностью управления ими и повышенными,требованиями к временному расположению управляющих импульсов (1) .
Наиболее близким к предлагаемому по технической сущности является регистр, содержащий ячейки памяти, каждая из которых выполнена на двух триггерах и элементе
И вЂ” НЕ (2).
Оцнако затраты оборудования на один разряд такой схемы велики. Повышение быстродействия и надежности достигается
2 введением дополнительного триггера, Аппара турные затраты составляют более двух корпусов микросхем 133-й серии. Для управления такой схемой требуется две серии синхроимпульсов. Способ формирования такой серии управляющих синхроимпульсов, предложенный в этом регистре, приводит к неодновременности и неравномерности переключений соседних разрядов и выбросам в переходном процессе на выходе цифро-аналогового преобразователя, входящего в состав
АЦП поразрядного уравновешивания, Целью изобретения является упрощение регистра и повышение его быстродействия.
Поставленная цель достигается тем, что в регистре, содержащем ячейки, каждая из которых состоит из основного и вспомогательного триггеров и элементы И вЂ” НЕ, RSтриггеров, шину сброса и шину тактовых импульсов, первые входы основных тригге. ров ячеек памяти соединены с информационным входом регистра, а вторые входы основных триггеров и первые входы вспомогательных триггеров ячеек памяти соедииены с шиной сброса, вторые входы вспомогательных триггеров ячеек памяти соединены с шиной тактовых импульсов, выход основного триггера каждой ячейки памяти соединен с первым входом элемента И вЂ” НЕ данной ячейки памяти, третий вход основного .триггера каждой ячейки памяти соединен с первым выходом вспомогательного триггера данной ячейки памяти и с третьим входом вспомогательного триггера последующей ячейки памяти, второй выход вспомогательного триггера каждой ячейки памяти подключен ко второму входу элемента И вЂ” НЕ последующей ячейки памяти, кроме первой, третий вход вспомогательного триггера первой ячейки памяти соединен с первым выходом RS-триггера, второй выход которого
i соединен со вторым входом элемента И вЂ” НЕ первой ячейки памяти, второй выход вспомогательного триггера первой ячейки памяти соединен со вторым входом элемента И вЂ” НЕ последующей ячейки памяти и с первым входом RS-триггера, второй вход которого подключен к шине сброса, выходы элементов
И вЂ” HE ячеек памяти являются выходами регистра.
На чертеже изображена функциональная схема предложенного регистра.
Регистр содержит RS-триггер 1, ячейки памяти 2, 3 и 4 (на чертеже показаны толь. ко три ячейки памяти), состоящие иэ вспомогательных триггеров 5 — 7, основных триг- геров 8 — 10 и элементов И вЂ” НЕ ll — 13, шину сброса 14 и шину тактовых импульсов15.
Регистр функционирует следующим образом.
Сигналом "Установка исходного состояния" все триггеры 8 — 10 приводятся в состояние логической "1", а триггеры 5 — 7 — в состояние логического "0". Поэтому на выходах элементов И вЂ” НЕ 12 и 13, кроме элемента
И вЂ” HE 11, устанавливается значение "0", а на выходе элемента. 11 — значение "1", так как на один из ее входов поступает сигнал
"0 * с выхода RS-триггера 1 . С поступлением на шину 15 синхроимпульсы происходит перепись логической "1" из триггера 1 в триггер 5, который сбрасывает триггер 1 в состояние "0". Инверсный выход RS-триг- гера 1 открывает элемент 11. Переход с логического "0" на логическую "l" триггера
5 вызывает запись информации со входа регистра в регистр 8. Записанный сигнал в инверсном виде поступает на выход регистра через элемент И вЂ” НЕ 11. Переход с "0" на
"1" триггера 5 вызывает также появление
"Г на выходе следующего разряда регистра, так как инверсный выход триггера 5 закрывает элемент И вЂ” НЕ 12. Состояние триггера
7 не изменяется. С поступлением следующего
928418 4 синхроимпульса логическая "Г иэ триггера 5 переписывается в триттер 6, а сам триггер
5 устанавливается в состояние "0", открывая своим инверсным выходом элемент И вЂ” НЕ
12. Одновременно с этим сигнал со входа регистра записывается в триггер 9 и проинвертированный элементом 12, поступает на выход регистра. Последующие ячейки памяти регистра работают аналогично.
fO Применение регистра дает положительный, технико-экономический эффект, так как позволяет сократить аппаратурные затраты до
1,25 корпуса микросхем 133-й серии на 1 разряд регистра и обеспечить максимальное его быстродействие.
Формула изобретения
Регистр, содержащий ячейки памяти, каждая из которых состоит из основного и вспомогательного. триггеров и элемента И вЂ” НЕ, эп RS-триггер, шину сброса и шину, тактовых импульсов, отличающийся тем, что, с целью упрощения регистра, в нем первые входы основных триггеров ячеек памяти соединены с информационным входом регистра, а вторые входы основных триггеров и первые входы вспомогательных триггеров ячеек памяти соединены с шиной сброса, вторые входы вспомогательных триггеров ячеек памяти соединены с шиной тактовых импульс сов, выход основного триггера каждой ячейки памяти соединен с первым входом элеь мента И вЂ” НЕ данной ячейки памяти, третий вход основного триггера каждой ячейки памяти соединен с первым выходом вспомогательного тирггера данной ячейки памяти и с третьим входом вспомогательного триггера последующей ячейки памяти, второй выход вспомогательного триггера каждой ячейки памяти подключен ко второму входу элемента И вЂ” НЕ последующей ячейки памяти, кроме первой, третий вход вспомогательного триггера первой ячейки памяти соединен с первым выходом Rs-триггера, второй выход которого соединен со вторым входом элемента И вЂ” НЕ первой ячейки памяти, вто45 рои выход вспомогательного триггера первой ячейки памяти соединен со вторым входом элемента И вЂ” НЕ последующей ячейки памяти и с первым входом RS-триггера, второй вход которого подключен к шине сброса, выходы элементов И вЂ” НЕ ячеек памяти являются выходами регистра.
Источники информации, принятые во внимание при экспертизе
1. Справочник по интегральным микросхемам. Под ред. Б. В, 1 арабрина, M., "Энергия", 1980, с. 281.
2. Авторское свидетельство СССР N 443483, кл. Н 03 К 13/17, 1974 (прототип).
928418
Составитель А. Воронин
Техред Ж. Кастелевич Корректор В БУтига
Редактор О. Персиянцева
Заказ 3249/65
Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4
Тираж 624 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5
