Устройство микропрограммного управления

{72) Автор: изобретения

P.Х. Хабибуллин (7!) Заявитель (54) УСТРОЙСТВО МИКРОПРОГРАММНОГО УПРАВЛЕНИЯ

Изобретение относится к автома= тике и вычислительной технике и может быть использовано в автоматических системах с программным управлением в цифровыМ вычислительных машинах.

Известно микропрограммное устройство управления, содержащее счетчик, два дешифратора адреса, блок памяти микропрограмм, блок памяти микроопераций, регистр микрокоманд, счетчик тактов и дешифратор микроопераций Ц.

Однако укаэанное устройство достаточно сложно при технической реали. эации.

Наиболее близким по технической сущности и достигаемому результату к изобретению является устройство микропрограммного управления, содер" жащее два запоминающих устройства, дешифратор, логические элементы ИЛИ, регистр адреса, элементы И передачи адреса, буферный регистр, элемент задержки, генератор тактовых импуль.

2 сов, элементы И изменения адреса и регистр команд 2 .

Недостатком известного устройства

: является невысокая надежность и его сложность.

Цель изобретения - повышение надежности устройства.

Поставленная цель достигается тем, что в устройство микропрограм" много управления, содержащее два блока памяти, блок элементов ИЛИ, дешифратор, регистр адреса, две группы элементов И, буферный регистр, генератор импульсов, элемент задержки и регистр команд, причем группа выходов дешифратора соединена с группой входов первого блока памяти и с группой входов блока элемента ИЛИ, группа выходов которого соединена с группой входов второго блока памяти, группа выходов которого является группой информационных выходов устройства, вход девифратора соединен с выходом регистра адреса, группа информацион2742 ф

55 ных входов которого соединена с груп- пой выходов элементов И первой группы, первые входы которых соединены соответственно с выходами группы выходов буферного регистра, тактовый вход которого соединен с управляющим входом дешифратора и через элемент задержки с выходом генератора импульсов, первая группа информационных входов буферного регистра соединена с группой выходов элементов И второй группы, первые и вторые входы которых соединены соответственно с первым управляющим выходом первого блока памяти и с выходами поля кодов операций регистра команд, вторая группа информационных входов буферного регистра является группой входов начального адреса устройства, третья группа информационных входов буферного регистра соединена с группой выходов первого блока памяти, введены элемент

ИЛИ, элемент НЕ и два элемента И, причем группа информационных выходов и первый и второй управляющие выходы первого блока памяти соединены соответственно с входами элемента ИЛИ, . выход которого соединен с первым вхо дом первого элемента И и через элемент НЕ с первым входом второго элемента. И, вторые входы первого и второго элементов И соединены с выходом генератора импульсов, выход первого элемента И соединен с вторыми входами элементов И первой группы, выход второго элемента И соединен с управляющим входом регистра адреса.

На чертеже приведена структурная схема устройства.

Устройство содержит блоки 1 и 2 памяти, дешифратор 3, блок 4 элементов ИЛИ, регистр адреса, группу элементов И 6, буферный регистр 7, элемент. 8 задержки, генератор 9 импульсов, группу элементов И 10., регистр 11 команд, элемент ИЛИ 12, элемент НЕ 13, элемент И 14 и 15, группу входов 16 начального адреса устройства, Устройство работает следующим образом.

Информация, служащая для формирования адреса следующей ячейки, с выхода блока 1 поступает на вход weмента ИЛИ 12 и разрешает работу элемента И 14, если она отлична от ну- ля, при котором код операции из регистра 11 команд передается на буФерный регистр 7., если на.первом уп-.! о

2о

25 эо

45 равляющем выходе блока l записана единичная информация, и генератор

9 тактовых импульсов передает этот адрес через группу элементов И 6 на регистр 5 адреса. В остальных случаях, когда этот выход блока нулевой, генератор 9 тактовых импульсов производит прием адреса в буферный регистр 7 с выхода блока 1 через элемент И 14 и через элементы

И 6 передачу следующего адреса микрокоманды с буферного регистра 7 на регистр адреса, а через элемент 8 задержки осуществляет пуск дешифратора 3 и установку в "0" буферного регистра 7.

Если информация на. управляющем выходе блока 1 нулевая, то с помощью элемента НЕ 13 элемент ИЛИ 12 разрешает работу элемента И 15, который при наличии на втором входе сигнала от генератора 9 импульсов формирует сигнал "+1", который поступает на управляющий вход регистра 5 адреса и увеличивает его содержимое на "1".

Дальше генератор 9 импульсов через элемент 8 задержки осуществляет пуск дешифратора 3 и установку в "0" буФерного регистра 7.

Если в микропрограммах разных команд встречаются одинаковые последовательности микрокоманд, эта последовательность записывается в блок 1 один раз, а, различное продолжение этой последовательности обеспечи1 вается специальным разрядом (в блоке 1), в который записывается "1" в последней ячейке этой последовательности, этот разряд обеспечивает следующую элементарную операцию: он опрашивает некоторые разряды кода операций и осуществляет ветвление в микропрограммах.

Применение изобретения позволяет повысить надежность устройства.

Формула изобретения

Устройство микропрограммного управления, содержащее два блока памяти, блок элементов ИЛИ; дешифратор регистр адреса, две группы элементов И, буферный регистр, генератор импульсов, элемент задержки и регистр команд, причем группа выходов дешифратора соединена с группой входов пер вого блока памяти и с группой вхо дов блока элементов ИЛИ, группы вы9227

ВНИИПИ Заказ 2582/64 Тираж 732 Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4. ходов которого соединена с группой входов второго блока памяти, группа выходов которого является группой информационных выходов устройства, вход дешифратора соединен с выходом регистра адреса, группа информационных входов которого соединена с группой выходов элементов .И первой группы, первые входы которых соединены соответственно с выходами груп- 10 пы выходов буферного регистра, тактовый вход которого соединен с управляющим входом дешифратора и через элемент задержки с выходом. генератора импульсов, первая группа информа- 15 ционных входов буферного регистра соединена с группой выходов элементов

И второй группы, первые, вторые входы которых соединены соответственно с первым управляющим выходом перво- 20

ro блока памяти и с выходами поля кодов операций регистра команд, вторая группа информационных входов буферного регистра является группой входов начального адреса устройства, 2$ третья группа информационных входов буферного регистра соединена с груп42 6 пой выходов первого блока памяти, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности, устрой. ство содержит элемент ИЛИ, элемент

НЕ и два элемента И, причем rpynna информационных выходов и первый, второй управляющие выходы первого блока памяти соединены соответственно с входами элемента ИЛИ, выход которого соединен с первым входом первого элемента И и через элемент

НЕ с первым входом второго элемента

И, вторые входы первого и второго элементов И соединены с выходом генератора импульсов, выход первого ! элемента И соединен с вторыми входами элементов И первой группы, выход второго элемента И соединен с уп- . равляющим входом регистра адреса.

Источники информации, принятые sa внимание при экспертизе

1. Авторское свидетельство СССР и 615480, кл. С 06 Г 9/22, 1976.

2. Авторское свидетельство. СССР

Ю 419893, кл. G 06 F 9/22, 1972 (прототип).