Устройство для вычисления элементарных функций

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

/ (61) Дополнительное к авт, свид-ву р 553612 (22) Заявлено 040480 (21) 2904385/18-24 с присоед и н ением заявки ¹(23) Приоритет

Опубликовано 1504Я2. Бюллетень ¹ 14

f31)М Кп з

G 06 F7/552

Государственный комитет

СССР по делам изобретений и открытий

Ра) ЮК 681 ° 3 (088.8) Дата опубликования описания 150482 (72) Автор изобретения

А. Л. Рейхенберг (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭЛЕМЕНТАРНЫХ

ФУНКЦИЯ

Изобретение относится к цифровой вычислительной технике и может быть использовано для аппаратного вычисления элементарных функций.

По основному авт. св. Р 553612 устройство для вычисления элементарных функций содержит четыре одноразрядных сумматора-вычитателя, четыре сдвигающих регистра (четвертый регистр является блоком сдвига), блок памяти, блок анализа знака и .блок управления. Первые выходы первого, второго и третьего регистров соединены соответственно с первыми входами первого, второго и четвертого сумматоров-вычитателей, выходы которых соединены соответственно с первыми входами этих регистров. Второй выход первого регистра соединен с первым входом блока анализа, на второй вход которого подсоединен второй выход третьего регистра. Второй выход второго регистра соЕдинен с входом четвертого сдвигающего регистра.

Первый выход блока памяти соединен с вторыми входами первого и второго сумматоров-вычитателей. На второй вход третьего сумматора-вычитателя подсоединен первый выход четвертого сдвигающего регистра. На управляющие входы первого, второго и третьего сумматоров-вычитателей подсое-, динен первый ййход блока анализа.

5 второй выход которого соединен с управляющим входом четвертого сумматора-вычитателя. Выход третьего сумматора-вычитателя соединен со вторым входом четвертого сумматора-вычитателя. Выходы блока управления соединены соответственно с управляющими входами (входами сдвига) всех регистров и входом блока памяти.

Такое выполнение известного устройства позволяет производить вычисления квадратного корня или квадрата аргумента в одной структуре беэ перестройки с относительно высоким

;быстродейСтвием по сравнению с другими тождественными устройствами при аналогичных аппаратурных затрат.

Время вычисления одной из указанных функций равно в тактах

Т n (n+ m+ 2). где n — число двоичных разрядов аргумента, ill )(ldlfynf, - число защитных дополнительных разрядов для компенсации погрешности усечения чисел при сдвиге. Цикл вычисления состоит из п итераций (1) .

92071б

Недостатком этого устройства яв ляется ограниченный класс вычисляемых функций, а также постоянное число итераций для всех значений аргумента, что пснижает быстродействие устройства. 5

Цель изобретения — расширение класса решаемых задач за счет дополнительного вычисления куба аргумента, кубического корня из аргумента и его квадрата и повышение быстро- 10 действия.

Поставленная цель достигается тем, что н известное устройство дополнительно введены три сумматора-вычитателя, четвертый регистр и второй блок 5 сдвига, выход кбторого соединен с первым входом пятого сумматора-нычитателя, второй вход которого соединен с третьим выходом блока памяти, второй выход первого блока сдвига соединен с первым входом шестого сумматора-вычитателя, второй вход которого подключен к выходу пятого сумматора-вычитателя, первый выход четвертого регистра соединен с пер- 25 вым нходом седьмого сумматора-вычитателя, второй вход которого соединен с выходом шестого сумматора-вычитателя, выход седьмого сумматоравычитателя соединен с входом четвертого регистра, второй выход которого соединен с третьим информационным входом блока анализа, первый выход которого соединен с управляющим входом шестого сумматора-нычитателя, управляющий вход седьмого сумматоравычитателя соединен с третьим выходом блока анализа, четвертый выход которого соединен с входом бло-! ка синхронизации, первый и второй выходы которого соединены - управ- -40 ляющими входами четвертого регистра и второго блока сдвига, вход которого соединен с третьим выходом третьего регистра, блок анализа содержит три схемы сравнения, четыре 4 элемента ИЛИ и три триггера, управляющие входы блока анализа соединены с первыми входами соответствующих схем сразнения, вторые входы которых подключены к соответстp.óþùèì информационным входам блока анализа, первые выходы схем сравнения соеди— нены с входами первого элемента ИЛИ, ьторые выходы схем сравнения соеди:нены с входами второго элемента ИЛИ, третьи выходы схем сравнения соединены с входами третьего элемента ИЛИ, выходы первого и второго элементов

ИЛИ соединены с входами установки первого триггера, первый и третий управляющие нходы блока анализа соединены со входами четвертого элемента ИЛИ, выход которого соединен с первым входом второго триггера,, второй вход которого соединен ro вторым управляющим входом блока ана- 65 лиза, первый и третий упранляющие входы которого соединены с первым и вторым входами третьего триггера, выходы первого, второго, третьего триггеров и третьего элемента ИЛИ являются соответственно первым,вторым, третьим и четвертым выходами блока анализа.

На фиг. 1 предстанлена блок-схема устройства; на фиг. 2 — блок-схема блока анализа.

Устройство содержит сумматорывычитатели 1-7, регистры 8-11,блоки сдвига 12-13, блок 14 памяти, блок

15 анализа, блок 16 управления, входы 17-24 устройства и выходы 25-27 устройства. Блок анализа содержит схемы 28-30 сравнения, элемента 3134 ИЛИ, триггеры 35-37, входы 38-40, выходы 41-44.

Вычисление квадрата и куба аргумента х осуществляется следующим об разом.

Процесс вычисления оснонан на одновременном решении в итерационном процессе системы разностных рекур- рентных соотношений

Z -y,. 7. =Z -4t,,1" 2. О

1 5 1

+1 ври 7 30

=р1п"п7, = j=O,,a,...,в.

У ъ j" . $ Рцэр. (0 . 1

У, -Xь4. 1 X X, 0

0 у, у,;(,,p,tI * 1 у — а. .

-1

О )4<

Ч =с =0 q 3 1 "S 3 7

-, „, -4, ."4, з

u x

Первоначально все регистры устанавливаются в нулевое состояние. По входу 22 подается сигнал, определяющий вычисление функций х и х, который обеспечивает определение оператора q., от значения в регистре 8.

На регистр 8 подается значение кода аргумента х. С входа 21 подается стартовый импульс и устройство начинает работать.

Цикл вычисления состоит из итераций, каждая из которых выполняется последовательно. Причем нсе рекурр тные соотношения алгоритма вычисляются параллельно. 13ыражениe z,; вычисляется н сумматоре-вычитателе 1.

Логическое значение для оператора определяется в блоке анализа 15, где по сигналу с входа 22 формируются и выдаются на сумматоры-вычитатели 4 и 7 сигналы, определяющие режим сложения. Значение х вычисляется в сумматоре-нычитателе 2. Значение

Y вычисляется в сумматорах-в».чита3 телях 3-4. Значения х ? 2 и

А х 3 2 1 формируются н блоке сдвига

Значение У 3 О формируется н блоке сдвига 13. .Значение 0 „ вычисляется в сумматорах-вычитателях 5-7.

920716

В любой j --ой итерации выдается из блока управлейия 16 на входы блоков сдвига. 12-13 импульс сдвига, который сдвигает предыдущее содержание на соответствующее число разрядов. Затем на входы регистров 8-11, 5 блоков сдвига 12-13 и блок памяти 14 выдаются тактовые импульсы для продвижения их содержаний на сумматоры" вычитатели 1-7. Режим их работы определяется значением оператора q ° . )0

При а = + 1 в сумматоре-вычитате1 ле 1 выполняется вычитание, а н сумматорах-вычитателях 2-7 выполняется сложение, причем а О = + 1. При q ° = -1 режим работы сумматоров-вычитателей

1, 2, 3 и 6 меняется на обратный.В конце каждой итерации производится определение очередной цифры оператора q,, а также проверка условия

О. В последнем случае на блок

2(, управления выдается сигнал ос танова и устройство прекращает работу, При этом в регистре 1 0 (н а выходе 2 6 ) находятся значение х, а в регистре.

1 1 (н а выходе 2 7 ) находится з начение х . В случае, когда сигнал оста3 нова с блока анализа 15 не поступает, этот сигнал вырабатывается в блоке управления 16 при выполнении и итераций. Для большинства значений аргумента х требуемое количество итераций меньше значения и.

Вычисление квадратного корня из аргумента осуществляется следующим образом и основано на одновременном решении в итерационном процессе сис- Зз темы разностных рекурректных соотно шений

Ч, =Ч -, М"

« ); 1Юа Ч- >0

» =ур g.-1 mph g <О

Первоначально все регистры устанавливаются в нулевое состояние.По входу 23 подается сигнал, определяю- 50 щий вычисление функции 1», который обеспечивает определение оператора

q Ha регистр 10 подается значение кода

3 аргумента х. C входа 21 подается 55 стартовый Импульс и процесс вычисления начинается. Цикл вычисления протекает совершенно аналогично описанному, эа исключением того, что по сигналу с входа 23 на сумматор- Щ вычитатель 4 выдается сигнал, определяющий вычитание, а сумматоры-вычитатели 1 и 5-7 в процессе вычисления не принимают участия. После выполнения и итераций или равенстве

Y> = 0 блок управления 16 перестает выдавать тактовые импульсы и процесс вычисления закончен. В регистре 9 (на выходе 25) находится значение функции Wg

Вычисление кубического корня иэ аргумента и его квадрата осуществляеся.следующим образом и основано на одновременном решении в итерационном процессе системы раэностных рекуррентных соотношений

Хо.О, Х „=Х 4 1 Х . Я з о=О J,„=,4 "Х, . -, -23, Ч,. =х. ():u. g..Ч„,g. „,),j4 g„ 3

1 4 3 3 К пи О

1и ы v .и.

= 310 и U) = и 0>

Первоначально все регистры устанавливаются в нулевое состояние. По входу 24 подается сигнал, определяющий вычисление функций » и хх, который обеспечивает определение оператора 9„ от значения в регистре 11 ° на регйстр 11 подается значение кода аргумента х. C выхода 21 подается стартовый импульс и процесс вычисления начинается. Цикл вычисления протекает совершенно аналогично вычислению х и х, за исключением того, что по сигналу с выхода 24 на сумматор-вычитатель 7 выдается сигнал определяющий вычитание, а сумматор-вычитатель 1 не принимает учас" тия в процессе вычисления. После выполнения и итераций или при равенстве U = 0 блок управления 16 перес- .

5. тает выдавать тактовые импульсы и процесс вычисления закончен. В регистре 9 (на выходе 25) находится значение функции - », а в регистре

10 (на выходе 26) находится значение, функции ф l °

Время вычисления любых из указанных функций в тактах равно

Т ис,» » и (и + m + 2), Точность вычисления определяет1 ся длиной разрядной сетки устройства и всегда меньше единицы последнего разряда и.

По сравнению с устройством по основному авт. св. V: 553612, дополнительное изобретсние позволяет расширить функциональные возможности путем расширения класса вычисляемых .функций. Расширение функциональных .,возможностей достигается путем минимальных дополнительных аппаратурных затрат, поскольку добавлены только три одноразрядные сумматоры-вычитатели, блок сдвига (включающий регистр сдвига) и регистр. Использование совместно с устройством, по основному авт„ св, 9 553612 других известных

920716 устройств для вычисления укаэанных, функций экономически (по стоимости и аппаратурным затратам) и технически (по быстродействию) нецелесообразно. Основным достоинством данного устройства является также отсутст- 5 ние перестройки структуры операционной части устройства в процессе работы при переходе от вычисления одних функций к другим, т.е. устройство характеризуется унифицированной () структурой.

Дополнительные аппаратурные затраты не требуют новых схемных решений по сравнению с основным изобретением. Все схемотехнические решения устройства являются стандартными в

„цифровой вычислительной технике и выпускаются промышленностью в интегральном исполнении. Данное устройст" во может быть изготовлено н виде одной БИС.

Формула изобретения

1. Устройство для вычисления элементарных функций по авт. св.

Р 553612, о т л и ч а ю щ е е с я тем, что, с целью расширения класса решаемых задач эа счет дополнительного вычисления кУба аргумента, кубического корня иэ аргумента и его квадрата, н него введены три сумматора-вычитателя,четвертый регистр и второй блок сдвига, выход которого соединен с первым входом 35 пятого сумматора-вычитателя, второй вход которого соединен с третьим выходом блока памяти, второй выход первого блока сдвига соединен с первым входом шестого сумматора-вычита- 40 теля, второй вход которого подключен к выходу пятого сумматора-вычитателя, первый выход четвертого регистра соединен с первым входом седьмого сумматора-вычитателя, второй вход кото- 45 рого соединен с выходом шестого сумматора-вычитателя, выход седьмого сумматора- нычитателя соединен с входом четвертого регистра, второй ныход которого соединен с третьим информационным входом блока анализа, первый выход которого соединен с управляющим входом шестого сумматора-вычитателя, управляющий вход седьмого сумматора-нычитателя соединен с третьим выходом блока анализа, четвертый выход которого соединен с входом блока синхронизации„: первый и нторой выходы которого сое динены с управляющими входами четвертого регистра и второго блока сдвига, вход которого соединен с третьим выходом третьего регистра..

2. Устройство по п. 1, о т л и ч а ю щ е е с я, тем, что блок анализа содержит три схемы сравнения, четыре элемента ИЛИ и три триггера, управляющйе входы блока анализа соединены с первыми входами соответствующих схегл сравнения, нторые нходы которых подключены к соответствующим информационным входам блока анализа, первые выходы схем сравнения соединены с входами первого элемента ИЛИ, вторые выходы схем сравнения соединены с входами второго элемента

ИЛИ, третьи выходы схем сравнения соединены с входами третьего элемента ИЛИ, выходы первого и второго элементов ИЛИ соединены с входами установки первого триггера, первый и третий управляющие нходы блока анализа соединены с входами четвертого элемента ИЛИ, выход которого соединен с первым входом второго триггера, второй вход которого соединен с вторым управляющим входом блока анализа, первый и третий управляющие входы которого соединены с первым и вторым входами третьего триггера, выходы первого, второго, третьего триггерон и третьего элемента ИЛИ являются соотнетстненно первым, BTophlM и третьим и четвертым выходами блока анализа.

Источники инфорглации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 553612, кл.G 06 F 7/38, 1975 (прототип) .

920716

Составитель А.Зорин

Редактор Л.Авраменко Техред Ж. Кастелевич Корректор Г ° Решетник

Заказ 2344/56 Тираж 732 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений H oTKpElTHA

113035,Иосква,Ж-35PBóøñê<÷ÿíàá.,д.4/5

4..илиал ППП "Патент" r.Óæãîðîä, ул. Проектная, 4