Устройство для умножения

 

ОП ИСАНИЕ

ИЗОБРЕТЕН Ия

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

911514

Союз Советских

Соцналнстнчвскн« рвслублнк (61) Дололннтельное к авт. свна-ву (22)Заявлено 28.08.79 (21) 2814334/18-24 с яр»соек»не»нем заяви» № (23) 0 рнорнтет

Оаублнковано 07. 03.82 Бюллетень ¹ 9 (51)М. Кл.

G06 F 7/49 фщударети«ей кем«тет

CCCP ае де«ам «заврете««й

«ет«рыт«« (53) УДК 681. 325 (088.8) Дата олублнковання он»сан»я 07.03.82 (72) Автор нзобретення

В.И. Кочергин (71) Заявнтель (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

Изобретение относится к вычислительной технике, предназначено в основном для использования в следящерегулируемых электроприводах переменного и постоянного тока с цифровым управлением, а также в вычисли- . тельных системах управления этими приводами и осуществляет умножение двух чисел в многофазном коде.

Известны электроприводы, использующие арифметические устройства, работающие в многофазном коде jib.:

Эти коды выполняются для систем с основанием и = 4,6,8,10,... Принцип формирования многофазного кода поясняется на примере пятифаэного кода .(n=10), сигналы которого, а также эквивалентные пятифазному коду цифровые сигналы десятичного кода

"0" - "9", приведены в таблице. Эквивалентные цифровые сигналы десятичного кода могут быть определены при необходимости двухвходовыми логическими элементами И, в коды которых подаются прямые и инверсные сигналы многофазного кода. Сигналы многофазного кода формируются обычно на выходных винах делителей - счетчиков либо кодовых датчиков положения выходного вала электропривода.

Известны устройства для умножения, как наиболее распространенной из сложных .арифметических операций ЦВМ, в.значительной степени определяющей

1о ее быстродействие, работающие в сис1 теме с основанием n = 2. В этих устройствах произведение формируется как сумма. частичных произведений мйо1S жимого (или его частей) на цифры множителя, а основные аппаратное средства для реализации алгоритмов умножения состоят из блоков, осуществляющих сложение (сумматоры), и блоков, осуществляющих хранение чисел (операндов результата) и их сдвиг, C2I либо из блоков,.осуществляющих параллельное сложение во всех разрядах результата умножения Е33.

Цель изобретения - сокращение оборудования устройства при работе с многофазными кодами.

Указанная цель достигается тем, что устройство для умножения, содержащее одноразрядные умножители и одноразрядные сумматоры, объединен6 = "0" + "5" = Я„ + р,р е = "1" + "6" = 0 g + д q

Ят (1) (2) 3 911514

Использование таких устройств для многофазного кода требует наличия ные цепями распространения переноса, одноразрядные умножители образуют на их входе и выходе преобразоватеv матрицу из п рядов и и столбцов (и— леи из одного кода в другой, что зна- разря разрядность операндов) вхо ы каж чительно усложняет устройства и сни- го а и сни- 5 го i-го одноразрядного сумматора жает быстродействие. Вместе с тем соедине соединены с выходами результата одизвестно, что системы с основанием норазрядн н разрядных умножителей к-го ряда и з 2 обладают более высоким быстро- 3-го ст б

-го стол ца матрицы (i = 1,...,2n; действием, следовательно, использо- k, 3 =1,...,n; k+0=i- и выхо ами вание системы с основанием в=2 неце- 1о пе лесообразно.

10 пеРеноса одноразрядных умножителей

1 "го Ряда (-1)-го столбца матрицы, Наиболее близким к предлагаемому по технической сущности является уствыходы одноразрядных с ммато ов ляются выходами устройства со ероиство для умножения, где использу- жит 2п одноразрядных блоков и еобются одноразрядные матричные умножид о ов преоб15 разования многофазного ко а в и отели и одноразрядные матричные сумма- межуточный унитарный ко вхо ы торы, работающие в системах цифровоиз которых соединены с разрядными го кода с основанием и 2, например входами перв и первого операнда устройства, и 10. Для использования этого уст- а выходы - с вхо

- с входами одноразрядных ройства при работе с многофазным ко" о. умножителей с и соответствующего столбца дом необходимо преобразовать много- ма трицы вход и ходы и других одноразрядфазный код в цифровой код, а после ных блоков преобразования многофазвыполнения операции умножения осу- ного кода в и д в промежуточный унитарный ществить сбратное преобразование. Од. код соединены с и ены с разрядными входами норазрядные матричные умножители 25 второго операнда ранда устроиства, а выхои сумматоры в этом устройстве содер- ды - с входами о дами одноразрядных умножижат квадратную матрицу размерами телей соответс в ствующего ряда матрицы.

n x n, в узлах которой .расположены

1 двухвходовые элементы И, выходные устройства для у для умножения для случая шины которых соединены с выходными в п=3 на фиг. 2зф —, . и . - графические зависишинами через элемента ИЛИ f4/. мости между сигна между сигналами пятифазного

Отличительной особенностью одно- кода П Og 0 <<

<4, 1, десятичного разрядного сумматора и умножителя цифрового кода и о кода и промежуточного униявляется высокое быстродействие,что тарного кода на ф . 3 определяет быстродействие всего уст- разрядного умножит ф . 4

35 г умножителя, на фиг. чройства. Однако в них содержится то же вариант ф . ) 6 большое количество элементов. Напри- ципиальные схе

ые схемы матриц, вМодящих в мер для одноразрядного сумматора де- состав однород однородных умножителей; на сятичного кода необходимо 120 эле- фиг. 7 - блок-с лок-схема одноразрядного ментов И с двумя входами, 10 элемен сумматора на ф r 8 9 - б тов ИЛИ с ес

4О

НЕ с десятью входами, элемент ре зу л ь та та ум ноже ни я для я для единиц млад" а для одноразрядного умножителя шего и старшего ра . аршего разрядов в промежунеобходимо 100 двухвходовых элемен- точном коде, тов И, 3 трехвходовых элемента ИЛИ, Построение устройства ие устройства умножения

2 девятивходовых элемента ИЛИ, 2 рассмотрим на прим р

45 отрим на примере трехразрядных одиннадцативходовых элемента ИЛИ и чисел которые поступ по одному двухвходовому, восьмивхо- ном коде (п=10). На в 1 2 а входах и содовому, десятивходовому, двенадцати- ;множителей А (А А A ) В (В

Ю входовому, тринадцативходовому,сем- В ) установлены одно а б

ы одноразрядные локи надцативходовому, девятнадцативхо- 3 преобразования многофа

50 ия многоч аэного кода довому, элементу ИЛИ. в промежуточный унитарный код кото +4 1 рые преобразуют сигналы многофазного кода Q„э Г, Ру. 04, (gкаждого Разряда в промежуточнйй код Ro следую55 щему логическому закону

9115 (3) (4) (5)

5 ф = "2" + "7" = 0(Q)+ 0ф ) " = "4" + "9" = Q 05 + о5Р,, а сигнал (1 пропускается на выход блоков 3 без изменения. Выходные шины блоков 3 соединены с входными шина ми одноразрядных умножителей 4-12 двух тийов; которые отличаются наличием сигналов на выходных шинах одноразрядных умножителей в разных кодах.

Одноразрядные умножители 4,5,6,9 и

12 на выходах результата умножения выдают сигналы в промежуточном коде, 15 а на выходах переноса — в многофазном коде. Одноразрядные умножители 7,8, 10 и ll имеют на выходах результата и переноса сигналы в промежуточном коде.

Выход 13 умножителя 4 соединен че20 рез нулевой одноразрядный сумматор

14 непосредственно с выходом первого разряда (АВ) устройства. Выходы 15, 16 и 17 умножителей 5,4 и 7 соедине25 ны со входами одноразрядного сумматора 18, выход которого является выходом второго разряда (АВ) устройства

Выходы 19,20,21,22 и 23 умножителей

6,5, 8,7 и 10 соединены с входами од" норазрядного сумматора 24, вход пере30 носа которого соединен с выходом переноса сумматора 18. Выход сумматора 24 является выходом третьего разряда (АВ). устройства. Выходы 25, 26,27,28 и 29 умножителей 9,6,8,10 и 11 соединены с входами одноразрядного сумматора 30, вход переноса которого соединен с выходом переноса сумматора 24. Выход сумматора 30 является выходом четвертого разряда (АВ) устройства. Выходы 31,32 и 33 умножителей 12,9 и 11 соединены с входами одноразрядного сумматора 34, вход переноса которого соединен с выходом переноса сумматора 30. Выход сумматора 34 является выходом пятого разряда (АВ) устройства. Выход 35 умножителя 12 соединен с входом одноразрядного сумматора 36,. вход переноса которого соединен с выхОдом пе- 50 реноса сумматора 34. Выход сумматора

36 является выходом шестого разряда (АВ) устройства.

Одноразрядный умножитель 4,5,6,9 или 12 состоит (фиг.3) из последова-. 55 тельно соединенных блока 36 матриц элементов И и логического блока 37.

На входы блоков 36 подаются в проме14 жуточном коде сигналы сомножителей

А и В. Выходы,и, f g, 4 первой матрицы элементов И размерами 2 х 2 и выходные шины d :- -Ь второй матри"1 цы элементов И размерами и/2 е n/2 соединены с входами блока 37. Единицы результа а умножения f< с„ фс1 о снимаются в промежуточном 1 коде с выходов 38, а десятки- результата умножения для переноса в старший разряд Р„,pq,Ð, Р, Р - в многофазном коде с выходом 39 блока 37.

В одноразрядных умножителях 7,8, 10 и 11 (фиг.4) результаты умножения для единиц и десятков снимаются с выходных шин 38 и 39 в промежуточном коде.

В узлах первой матрицы элементов Иблока 36 (фиг.5) расположены двухвходовые элементы 40, входы которых соединены с. входами сигналов А р и Bg непосредственно и через элементы НЕ

41 (вторые входы) - с прямой и ин- версной шиной А . На выходах /л,f,4,ß этой матрицы формируются сигналы по следующему логическому закону

)и.= A5B5, f = A585, f = А5В5, А5 В5 (6)

В узлах второй матрицы элементов И размерами n/2 Х n/2 блока 36 расположены также двухвходовые элементы И 42 (фиг.б).

Блоки 37 одноразрядных умножителей 7,8,10 и 11 формируют на выходах 38 результата умножения сигналы. по следующему логическому закону

Я =е +в ; гц

С И, М 43 55 (В) С щ я. 45 65Ф (Ф =6 6у, 4д i (< ) 4 а4щ+Ьц ФА „ М gy, (14) 5 (З4 43| 44Э 4И 463 4я)Р 9 34 35 1 41 45 51 556

4 (А 6,И 6Р Ь26635 фЬ 5> 55 11 Мб аба бйя 6З 633 6ЬЬ 64 24З

"И

)Вр (5434544 545 451 553 54)1

+(1 13 (5 Э5 34 И

+ (Ь,(1 В4р.ФЬ4 )Р 1 (" ) рр*(54 55)1 (445 55) (р3 9 Ь

< Ь 4ЬЭ„+ )9 (®

5- (5 4Z 5 >4 4< " 53 353

45 55) (1 S) одноразрядный сумматор 14,18,24, 30,34 или 36 состоит иэ квадратной матрицы 43 элементов И размерами г3/2 W 53/2, и инвертирующего блока 44 матрицы 45 сложения переноса и блока

46 формирования сигнала переноса.

Первое слагаемое подается на первый вход квадратной матрицы в промежуточ ном коде Е, 4, pj,t), Р, второе слагаемое - на первый вход матрицы сложния переноса в многофазном коде

У

- 1 1 . 1

41 }, С,, а на вход переноса матрицы 45 сложения переноса поступает сигнал переноса с младшего разряда сумматора. Управляющий вход а на выходах 39 — десяток результата умножения для сигналов переноса . по закону

Вр(Ь В Ь В)(33 34 35 43 44 б3) Я 4Ъ 34 Юб) Р" (545 54 55)/" (33 4„43) f (3a е4 %4) (53 44 350 (<4 515 Ь ЬВ ЬЬ4 ЬЩ Ь33 Ь4 Ь4Ь

" И (1 ) Блок 37 одноразрядных умножителей 4,5,6,9 и 12 на выходах переноса осуществляет преобразование промежуточного кода р,d,p,фр,gg,®p,gg в многофазный код по следующему логическому закону

Р1=(Р Ьp+тр Zр) Р54 (Ьр Вр+тр+ р) Р5 (4Ю

М р3=(В, т М, (В;т,,р,)р, иВ) Э (Р Р)Р5 (Р Р) 5

Р= З Р ВУ Д

Р 5

З 11514 . 8

44 coeäèнен с ши " р первого слагаемого.

На фиг. 8 9 приведены таблицы

Результата умножения для ед

R единиц разS Ряда в промежуточном коде,g

С С 1Р"С р

° С С и для единиц старшего разря(1) да также в промежуточном коде я

Р 5 Р р< Р Сигналы Я с{, (Вь е р

Д пи С С С СЗС>

С- пр 5-= 0 приведены в таблице

1О беэ штриха, а при

® 5,, у= с штрихом (.ci c 1 с Q,> ср"с) Аналогичным обпредставлены сигналы j

0 ь Р, 313 р в таблице на фиг.9 стройство работает следующим обlS разом.

8 блоках 3 сигналы разрядов сомножителеи преобразуются из многофазно го, например пятифазного кода, в про20 межуточный код. В одноразряд ных умножителях 4-6 осуществляется умножение цифр разрядов множимого А на значение первого разряда В множителя В.

Ф

8 одноразрядных умножителях 7-9 осуществляется умножение цифр разрядов

25 множителя А на значение цифры второго разряда В множителя В. В одноразряд1 .ных умножителях 10-12 осуществляется умножение цифр разрядов множителя А на третии разряд В множителя В. Все

30 одноразрядные умножителя 4-12 осуществляют умножение следующим образом: сигналы )Ы.,в,р, 1) определяют один из четырех квадратов таблиц (фиг.8 и 9), где находится результат

35 умножения, а сигналы Й - 6 у - ко11 ординату результата умножения в соответствующем квадрате. ПРИ 5. = 1 (В 5 = О, А = О) резул т - умножения лежит в первом квадрате таблиц,при ур Е = 1 (В = Î, А = 1) - во втором квадрате, при 3 = 1 (Ву = 1,А5= 1) в третьем квадРате, при 1/ = 1 (85=1

А 5 = О) — в четвертом квадрате

8 соответствии с таблицей (фиг.8)

45 определение результата. умножения,;ля единиц разряда сигналов с,d,,1ЭС, во всех квадратах одинаково, поэтому сигналы Ь -д — однозначно on11 ределяют эти сигналы. Например, при умножении цифры "2" множимого А (фр»= 1) на цифру "3" множителя Р(Д л, 5 - у и блок 37 в соответствии с логической формулой (8) выдает сигнал с(g = 1, что полностью со55 ответствует таблице (фиг.8). Этот ве сигнал Д, = 1 на выходных шинах од" норазрядного умножителя будет при цифре "2" (, %с1 = 1) множимого А и цифЛогическая функция

Цифровой сигнал десятичного ко

Сигнал кода

Q< Qz oz 0ф да

"О"

Я 1 0 О О

3 1 l 0 О

4 1 I 1 О

5 1 1 1 1

О

О

О

"2"

"3" с

"5"б 1 1 1

7 0 1 l 1

8 О О 1, 1

9 О 0 0 1

10 0 0 0 0

"6"

"7"

"8

"9"

0 О

9, 3115

Ре "8" (3 8 = 1) множителя 8, цифре

".7 (94= 1) множимого А и цифре

"3" (ф 8 = 1) множителя 8, цифре "7" (Ф4= 1) множимого А и цифре "8" (3 8 = 1) множителя В. Аналогичным 5 образом осуществляется определение сигналов с с 1 с g<,á"ñ пр других сочетаниях цифр множителя и множимого., Определение сигнала С единиц разряда результата умножения 10 осуществляется s каждом квадрате таблицы (фиг.8) различно. Блок 37 определяет сигнал С по сигналам на выходных шинах матриц элементов И.

Например, при цифре "2" множимого А 15 (PO = 1, Лу = 1) и цифре "4" множи. теля В (>S= 1, Ву = 0),и = 1 (фиг.5) и.Ь ц = 1 (фиг.б) в соответствии с первым слагаемым формулы (12) С 1., что полностью соответствует таблице 2о умножения и соотношениям кодов (фиг.2). ю

8 соответствии с таблицей (Фиг.9> определение результата умножения 25 для единиц старшего разряда (десятков для п=10) осуществляется по сигналам на выходных шинах матриц (фиг. 5 и 6). Например, при цифре

"5" множимого А (4= 1, АБ = 1) и 30 цифре "6" множителя 8 (*6= 1,B = 1) . Я = 1 (фиг.5), ht}g= 1 (фиг.б) и в соответствии с формулами (16) и (18) фр = 1, Pg = О. Этот результат соотl О 0 О О 0

14 10 ветствует цифре "3" (фиг.2) десятков

Результата умножения и т.д.

8 одноразрядных умножителях 4,5, 6,9 и.,12 результат умножения из промежуточного кода преобразуется в мно. гофазный код по логическим формулам (19) — (22) .

1 ложение результатов умножения цифр разрядов множимого А на цифры каждого разряда множителя В с учетом неооходимого сдвига цифры каждого разряда множителя В и с учетом необходимого сдвига на один-разряд осуществляется в сумматорах 18,24, 30,34 и 36. При этом в каждый сумматор одно слагаемое поступает в многофазном коде, а все другие - в промежуточном коде, что исключает необходимость преобразования кодов.

Таким образом, предлагаемое устройство умножения использует одноразрядные умножители и сумматоры многофазного кода, которые -содержат меньше оборудования, чем известные схемы. Например, при реализации трехраэрядного умножителя пятифазного-кода (п=10) известная схема требует 2745 логических элементов, иэ которых 2360 двухвходовых элемента И, а остальные в многовходовые элементы ИЛИ, а предлагаемая требует

1760 логических элементов, иэ которых 1054 двухвходовых элемента И,а остальные многовходовые элементы ИЛИ.

11 ч

Формула изобретения

Устройство для умножения, содержащее одноразрядные умножители и одноразрядные сумматоры, объединенные цепями распространения переноса,одноразрядные умножители образуют матрицу иэ и рядов и и столбцов (> разрядность операндов), входы,каждого i-го одноразрядного сумматора соединены с выходами результата одноразрядных умножителей k-ro ряда

1 -го столбца матрицы (i = 1,...,2n;

k 3 =1,...,и, k+ =i-1) и выходами переноса одноразрядных умножителей

k-ro ряда (0-1)-го столбца матрицы, выходы одноразрядных сумматоров явля ются выходами устройства, о т л ич а ю щ е е с я тем, что, с целью .сокращения оборудования устройства при работе с многофазными. кодами,оно содержит 2п одноразрядных блоков преобразования многофазного кода в промежуточный унитарный код, входы

Nl иэ которых соединены с разрядными

Мвходами первого операнда устройства, 11514 а выходы - со входами одноразрядных умножителей соответствующего столбца матрицы, входы и других одноразрядных блоков преобразования многофазного ко5 да в промежуточный унитарный код соединены с разрядными входами второго операнда устройства, а выходысо входами одноразрядных умножителей соответствующего ряда матрицы. . Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

h 621090, кл. Н 03 К 13/20, 1974.

2. Чирков М.К. и Шауман А.М. Осно

15 вы функциональной структуры вычислительных машин. Л., Изд-во ЛГУ, 1974, с. 125- 133.

3. Рабинер Л. и Гоулд Б. Теория и применение цифровой обработки сигщо налов. М., "Мир", 1978, с. 563-580.

Прангишвили И.8. и др. Микроэлектроника и однородные структуры для построения логических и вычислительных устройств. М., "Наука", 1967, 1э с. 178-182, рис. 4-36, 4-37 (прототип) .

911514

Фиа У

Тираж 732 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 1129/40

Филиал ППП "Патент", г. Ужгород, ул. Проектная,4

Составитель В. Березкин

Редактр А. Лежнина Техред М,Рейвес Корректор Ю. Макаренко