Цифровой регулятор
Оп ИСАНИЕ
ИЗОБРЕТЕН ИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Союз . Советсиик
Социаяистическии
Ресттублии
Опубликовано 07.03.82. Бюллетень № 9 Дата опубликования описания 07 . 03 .82 (51)M. Кл. 1Ъеударстванвй квинтет СССР по деяаи изобретений и юткрытвй G 05 В 11/26 (53) УДК 62-50 (088. 8) (54) ЦИФРОВОГ11 РЕГУЛЯТОР Изобретение относится к цифровым системам автоматического регулирования и может быть использовано для . прямого цифрового управления объектами, оснащенными частотными датчиками регулируемых параметров. Известен цифровой регулятор, работающий по принципу счета импульсов датчика за калиброванный интервал времени и содержащий регистры, сое10 диненные каждый со своим блоком памяти, выходы которых через цифроаналоговые преобразователи (ЦАП) соединены с сумматором, а также схему совпадений, генератор эталонной Час- 15 тоты и блок управления. .За калиброванный интервал времени, формируемый с помощью генератора эталонной частоты и блока управления, импульсы датчика поступают через открытую схему совпадений в регистр пропорциональной составляющей. 8 последний в начале каждого цикла заносится код уставки и, таким об-разом, по окончании калиброванного интервала времени в этом регистре образуется код ошибки в системе. Этот .код суммируется с кодом регистра . интегральной составляющей, в результате чего образуется код текущего значения интегральной составляющей закона регулирования. Дифференциальная составляющая образуется в своем регистре путем нахождения первой разности кодов ошибок в соседних циклах. Будучи преобразованным в аналоговую форму с помощью ЦАП,составляющие закона регулирования суммируются, и на выходе сумматора образуется регулирующее воздействие (1$. Недостатками регуляторов этого типа являются жесткие требования к разрешающей способности частотных датчиков, так как при малой разрешающей способности для достижения высокой точности регулирования. необходимо увеличивать-,длительность калиб- ,рованного интервала времени,что, в 3 911 свою очередь, ведет к увеличению инерционности регулятора и снижению качества и точности регулирования: (в пределе - к патере устойчивости); сложность устройства, обусловленная наличием раздельных (для каждой составляющей) вычислителей и ЦАП. Известен цифровой регулятор,использующий метод счета импульсов эталонной частоты за период следования импульсов датчика и содержащий схему выделения временного интервала состоящую из схемы совпадений,триггера, элемента задержки и регистра интервала, в который в каждом цикле заносится код уставки. В течение указанного временного интервала с помощью второго триггера и второй схемы совпадения пропорциональный регистр заполняется импульсами эталонной частоты. В зависимости от знака гибки содержимое пропорционального ! регистра по окончании цикла в прямом или дополнительном коде переносится е промежуточную память, к выходу которой подключен ЦАП. Преобразованное последним в аналоговую форму, регулирующее воздействие подается на объект регулирования (2). величины, получения разности и масштабирования разнесены во времени, а также недостаточно высокая надежность работы устройства, поскольку процессы получения кода регулируемой величины и кода частоты питающей сети не синхронизированы. Отсутствие синхронизации влечет за собой явления, при которых не полностью 0 сформированный код измерителя частоты может быть перенесен в блок суммирования, что, естественно, вызывает ошибку в вычислении регулирующего воздействия. ц Кроме того, для сокращения времени получения кода регулируемой величины в случае использования частотного датчика требования к разрешающей способности последнего должны 20 быть достаточно высокими, что, в свою очередь, усложняет конструкцию частотного датчика и снижает надежность его работы. Цель изобретения - повышение надежности, быстродействия и упрощение регулятора. Поставленная цель достигается тем, что в цифровой регулятор введены КЯ-триггер, элемент ИЛИ и последовательно соединенные первый и второй элементы задержки, выходы которых соединены соответственно с первым и вторым входом элемента ИЛИ, третий вход которого подключен к первому выходу измерителя частоты, а 35 выход - к первому управляющему входу блока суммирования, второй и третий управляющие входы которого соединены соответственно с первым и вторым выходом RS-триггера, S-вход которого 40 подключен к управляющему входу первого блока вентилей и второму выходу измерителя частоты, С-вход — к выходу второго элемента задержки и управляющему входу второго блока венти45 лей, à R-вход - к выходу блока суммирования, информационный вход которого соединен с третьим выходом измерителя частоты, а кодовые выходы— с соответствующими входами второго Недостатками устройства являются низкая надежность вследствие обратно пропорциональной зависимости между временным интервалом и текущим значением регулируемой координаты объекта, что обуславливает нелинейность системы регулирования и при больших возмущениях может привести к автоколебательным процессам, а также высокие требования к разрешающей способности частотных датчиков,поскольку для приближения системы * квазинепрерывной необходимо уменьшать время цикла и сложность технической реализации. Наиболее близким к предлагаемому является цифровой пропорциональноинтегральный регулятор, содержащий измеритель частоты, вход которого соединен с входом регулятора, первый и второй блоки вентилей, выходы которых соединены соответственно с входами блока суммирования и преобразователя код-фаза, выход которого подкпюиен к выходу регулятора (3 ). Недостатками известного регулятрра являются сложность и недостаточно высокое быстродействие, поскольку операции получения кода регулируемой блока вентилей, причем задающие входы регулятора подключены к соответствующим входам первого блока вентилей. При этом измеритель частоты содержит первый формирователь импульсов, выход которого соединен с входом первого элемента И, выход кото рого подключен к третьему выходу из91145 Nrfa а= Г(2) P т 6 (Э) мерителя частоты, и последовательно соединенные второй формирователь импульсов, второй элемент И, преобразователь код-частота и делитель частоты, выход которого подключен 5 к первому выходу измерителя частоты и первому входу первого формировате-. ля импульсов, второй и третий входы которого соединены соответственно с выходами преобразователя код-час- <0 тота и второго Формирователя импульсов, причем выход последнего подключен ко второму выходу измерителя частоты, первый вход - к входу измерителя частоты, а второй вход - к 15 выходу. первого формирователя импульсов, тактовые входы первого и второго элементов И., а также преобразователя код-частота соединены с выходом генератора тактовой частоты. 20 Кроме того, блок суммирования содержит .последовательно соединенные счетчик импульсов, третий блок вентилей и накапливающий сумматор, вы25 ходы которого подключены к кодовым выходам блока суммирования, входы которого соединены с разрядными входами счетчика импульсов, счетный вход которого соединен с информационным 30 входом, а управляющий выход — с выходом блока суммирования, причем первый, второй и третий управляющие входы суммирования подключены к соответствующим входам третьего блока 35 вентилей. На чертеже приведена блоксхема цифрового регулятора. Схема содержит измеритель 1 частоты, состоящий из первого формирователя 2 импульсов, второго формиро40 вателя 3 импульсов, первого элемента 4 совпадений, второго элемента 5 совпадений, преобразователя б кодчастота, делителя 7 частоты, а также 45 блок 8 суммирования, содержащии счетчик 9 импульсов, третий блок 10 вентилей и накапливающий сумматор 11, кроме того первый блок 12 вентилей, RS-триггер 13, элемент ИЛИ. 14,первый элемент 15 задержки, второй элемент 16 задержки, второй блок 17 вентилей, преобразователь 18. код-фаза, и генератор 19 тактовой частоты. Работа устройства осуществляется следующим образом. Формирователь 3 формирует импульсы, длительность которых равна периоду Т следования импульсов датчика, 8 ь поступающих на вход измерителя частоты. В течение интервала Т открыт элемент 5 совпадений, закрыт Формирователь 2, и импульсы с частотой fg поступают в регистр преобразователя б код-частота. По окончании интервала Т в последнем окажется записанным число т = ко т. (1) По окончании интервала Т сигналом .Формирователя 3 закрывается элемент совпадений и формирователь 2. Первый же выходной импульс превра" зователя 6 код-частота устанавливает Формирователь 3 и открывается схема 4 совпадений, через которую импульсы поступают на третий выход измерителя частоты. Импульсы преобразователя 6 код-частота, частота которых определяется выражением где k - постоянная, поступает На делитель 7 частоты, первый же выходной импульс которого приводит к запиранию формирователя 2 и элемента 4 совпадений и отпиранию формирователя 3. Все элементы измерителя 1 частоты возвращаются в исходное состояние и в дальнейшем его работа повторяется по описанному циклу. При этом схема 4 совпадений открыта в течение интервала где P - коэффициент деления делителя 7 частоты. За это же время на третий выход измерителя частоты no" ступает число импульсов о 1 6 или с учетом (1) и (2) «P k Nf Х,т Учитывая, что Т =- — очевидно,что F число импульсов, поступивших на третий выход измерителя частоты, пропорционально частоте F датчика регулируемой,величины. Выходные импульсы измерителя частоты через информационный вход блока 91 суммирования поступают на счетный вход счетчика 9, куда предварительно по сигналу с формирователя 3 через блок 12 вентилей записывается дополнительный код уставки И . Этим же сигналом в начале каждого цикла триггер 13 устанавливается в единичное состояние. По окончании цикла работы измерителя 1 частоты в счетчике 9 записано число которое характеризует текущее зна чение GUINGKN в системе. Знак ошибки распознается по состоянию триггера .13. Если ошибка положительна, т.е. N y Jg, то переполнения счетчика 9 не происходит, триггер 13 остается в единичном состоянии и через блок 16 вентилей со счетчика 9 снимается обратный код N, Если же ошибка отрицательна, т.е. N у < Ng, то счетчик 9 переполняется, триггер 13 устанавливается в нулевое состояние и со счетчика 9 через блок 10 вентилей снимается прямой код Ng. Вычисление регулирующего воздействия осуществляется следующим образом. По окончании цикла работы измерителя 1 частоты сигналом с первого входа измерителя частоты через элемент ИЛИ 14 разрешается перенос содержимого счетчика 9 через блок 10 вентилей в сумматор 11, причем в зависимости от знака ошибки переносится либо прямой, либо обратный код ошибки. Таким образом, в сумматоре окажется записанным число и N„(n+S ) = 7 1 1 И+- 4 (и+1). (g) Это число является алгебраической суммой отклонений регулируемого параметра от заданного значения в течение всего процесса регулирования, т.е. в пренебрежении погрешностью квантования и дискретности - интегральной составляющей закона регулирования. Через временной интервал, определяемый элементом 15 задержки, в блоке 8 суммирования указанная операция повторяется путем подачи сигнала через элемент ИЛИ 14 на вход 1458 8 .блока 10 вентилей, тогда число в сумматоре 11 окажется равным йб1 1,И(б О = 3 И,(О)+1 (И+ ) (й формула изобретения 1. Цифровой регулятор, содержащий измеритель частоты, вход которого соединен с входом регулятора, первый и второй блоки вентилей, выходы которых соединены соответственно с входами блока суммирования и преобразователя код-фаза, выход которого подключен к выходу регулятора, о тл и ч а ю щ и,й с я тем, что, с целью повышения надежности, быстродействия и упрощения регулятора, в него введены RS-триггер, элемент ИЛИ и последовательно соединенные первый и второй элементы задержки, выходы которых соединены соответственно с первым и вторым входом элемента ИЛИ, третий вход которого подключен к первому выходу измерителя частоты, а выход — к первому управляющему 45 50 и представляет собой пропорциональноинтегральную функцию ошибки в систе-! ме. Через. временной интервал,опре1О деляемый элементом 16 задержки, разрешается перепись кода N g через блок 17 вентилей в преобразователь 18 код-фаза, опрокидывается триггер 13 и код счетчика 9 передается через блок 10 вентилей в сумматор 11. При этом (поскольку изменилось состояние триггера 13) содержимое сумматора 11 вновь становится равным N, т.е. к следующему циклу сохраняется значение интеграла ошибки в системе. Преобразователь 18 код-фаза преобразует код Ии в фазу импульсов. Выходная величина преобразователя l8 код-фаза используется для фазово25 го управления, например, тиристорным преобразователем. Применение предлагаемого регулятора для управления приводными двигателями на машинах, выпускающих кабельную бумагу, позволит значительно повысить качество продукции без усложнения аппаратуры регулирования и применения датчиков скорости с высокой разрешающей способностью,что позволит получить значительный экономический эффект. 9 91145 входу блока суммирования, второй и третий управляющие входы которого соединены. соответственно с первым и вторым выходом PS-триггера, S-вход которого подключен к управляющему s входу первого блока вентилей и второму выходу измерителя частоты, С-вход - к выходу второго элемента задержки и управляющему входу второго блока вентилей, а R-вход - к выходу. i0 блока суммирования, информационный вход которого соединен с третьим выходом измерителя частоты, а кодовые выходы - с соответствующими входами . второго блока вентилей, причем за- 1з дающие входы регулятора подключены к соответствующим входам первого блока вентилей. 2. Регулятор по п.1, о т л ич а ю шийся тем, что измеритель рВ частоты содержит первый формирователь импульсов, выход которого соединен с входом первого элемента И, выход которого подключен к,третьему выходу измерителя частоты, и после- 2ь довательно соединенные второй формирователь импульсов, второи элемент И преобразователь код-частота и делитель частоты, выход которого подключен к первому выходу измерителя частоты и первому входу первого форми.рователя импульсов, второй и третий |входы которого соединены соответственно с выходами преобразователя код-частота и второго формирователя импульсов, причем выход последнего подключен к второму выходу измерителя частоты, первый вход - к входу измерителя частоты, а второй входк выходу первого формирователя импульсов, тактовые входы первого и ! второго элемента И, а также преобразователя код-частота соединены с выходом г нератора тактовой частоты. 3. Регулятор по п.l, о т л ич а ю шийся тем, что блок суммирования содержит последовательно соединенные счетчик импульсов, третий блок вентилей и накапливающий сумматор, выходы которого подключены к кодовым выходам блока суммиро= вания, входы которого соединены с разрядными входами счетчика импульсов, счетный вход которого соедимен с информационным входом, а управляю щий выход - с выходом блока суммирования, причем первый, второй и третий управляющие входы блока суммирования подключены к соответствующим v входам третье го блока вентилеи. Источники информации, примятые во внимание при экспертизе Патент ФРГ И 1164543, кл..42 r 1 11/26, опублик. 1964. 2. Патент США Ь" 3843914,. кл. 318-603, опублик.,1974, 3. 4вторское свидетельство СССР 377728, кл. G 05 В 11/26ъ 1973 (прототип).
