Устройство для контроля оперативных запоминающих блоков

 

О П И С А Н И Е ()890442

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советск их

Социалистических

Республик (61) Дополнительное к авт. спид-ву(22) Заявлено 090480 (21) 2907396/18-24 с присоединением заявки М (23) Приоритет

Опубликовано 15.1281 Бюллетень М46

Дата опубликования описания 1У281 (5I)N. Кл.

G 11 С 29/00

Гооударотеенный комнтот до долам изобретений н открытой (53) >3К 681 ° 327. . 6 (088. 8) (72) Авторы изобретения

E.Í.Ëóêüÿíîâè÷ и С.Н.Шл пак,;, -..

4 (71) Заявитель (4)УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНЫХ

ЗАПОИИНАЮЩИХ БЛОКОВ

Изобретение относится к вычисли" тельной технике, а именно к запоминающим устройствам, и может быть использовано при изготовлении и испытании оперативных запоминающих блоков.

Известно устройство для контроля оперативных запоминающих блоков, содержащее счетчик адреса, соединенный с адресными входами накопителя, регистры числа, подключенные к числовым входам накопителя, логические

1О схемы, элементы задержки, схемы фиксации ошибки, регистры управления и контроля и одноразрядный счетчик, выход счетчика младших разрядов адреса

15 через элемент задержки подключен ко входу регистра управления, другой вход которого соединен через первую схему совпадения с выходом накопителя, а выход регистра управления под20 ключен ко входу второй схемы совпадения, другой вход которой соединен с выходом счетчика младших разрядов адреса, а выход подключен ко входу

2 регистра числа через сборку и непосредственно ко входу счетчика старших рязрядов адреса, выход которого соединен со входом одноразрядного счетчика, выходы которого подключены соответственно ко входу первой схемы совпадения и ко входу регистра контроля (1).

Известное устройство не обеспечивает эффективного контроля оперативных запоминающих блоков по всему набору контролирующих тестов, а также не позволяет использовать его в составе автоматизированной системы с малой ЦВМ.

Известное также устройство для контроля оперативных запоминающих блоков, содержащее первый счетчик, регистр числа и блок управления, подключенные к выходным шинам устройства, основные коммутаторы, выходы которых соединены с входами регистра числа, второй счетчик, третий счетчик, формирователь, счетный триггер, 89 полусумматор, дополнительные коммута" торы и элемент И, инверсный вход которого подключен к выходу формирователя, прямой вход и вход третьего счетчика - к выходу блока управления, а выход - к одной из выходных шин устройства и входу первого счетчика, выход которого через счетный триггер

Р соединен с входом формирователя, вы. ходы третьего счетчика и счетного триг.гера подключены к входам полусумматора, выход которого соединен с одним из выходов основных коммутаторов, другие входы которых подключены к соответствующим выходам дополнитель ных коммутаторов, информационные вхо" ды которых подключены к выходам третьего счетчика, а управляющие входык выходам второго счетчика, вход которого соединен с выходом счетного триггера P2).

Недостатком этого устройства является то, что оно не позволяет использовать его в составе автоматизированной контролирующей системы с малой ЦНМ и не обеспечивает достоверности контроля оперативных запоминающих блоков по всему набору контролирующих тестов.

Наиболее близким по технической сущности к предлагаемому является контролирующая система с программным управлением, содержащая многопрограмм. ный блок, устройство адресации, I-е нератор контрольных данных проверяемый накопитель, выходной накопитель данных, блок сравнения, адресный регистр, регистр контрольных данных, регистр выходных данных, схему для блокировки перезаписи из устройства адресации в адресный регистр, из генератора контрольных данных в регистр контрольных данных и из выходного накопителя данных в регистр выходных данных $ 3).

Недостатком данного устройства является невозможность испольэовать малую ЦВИ, что снижает общее быстродействие системы и не обеспечивает достоверности контроля оперативных запоминающих блоков по всему набору контролирующих тестов.

Цель изобретения — увеличение быстродействия устройства и повышение достоверности контроля оперативных запоминающих блоков.

Поставленная цель достигается тем, что в устройство для контроля оперативных запоминающих блоков, содержа30

Зо

55 ный регистр, первый вход которого подключен ко второму входу второго коммутатора, второй выход - к первому входу третьего коммутатора, третий выход второго информационного регистра подключен ко второму входу блока сравнения, первый выход которого подключен к третьему входу второго коммутатора, второй выход блока сравнения подключен к первому входу блока управления, блок регистров, первый выход которого подключен ко входу третьего коммутатора, а второй выход блока,регистров подключен к первому вхо,ду первого коммутатора, второй вход которого подключен к первому выходу блока управления, регистр адреса, первый вход которого подключен ко второму выходу блока управления, а выход — к четвертому входу второго коммутатора, дешифратор, первый вход ко" торого подключен .ко второму входу блока управления, а второй выходк пятому входу второго коммутатора, блок синхронизации, выходы которого подключены к третьим входам блока управления, третьи входы блока управления подключены ко вторым входам третьего коммутатора, дополнительно введены первый накопитель, первый выход которого подключен ко входу блока регистров, а второй выход - ко второму входу регистра адреса., счетчик адреса, первый вход которого подключен к третьему выходу дешифратора, вторые входы — к четвертым входам блока управления, а первый выход - к первому входу первого накопителя и второй выход - к шестому входу второго коммутатора, четвертый коммутатор, входы которого подключены к четвертым выходам дешифратора, а выходы - ко вторым Вхо дам первого накопителя, второй нако- питель, первый вход которого подключен к третьему выходу счетчика адре" са, а выходы - ко входам второго информационного регистра, и пятый коммутатор, входы которого подключены к пятым выходам дешифратора, а выходыко входам второго накопителя.

На фиг. 1 представлена блок-схема устройства, на фиг. 2 - блок-схема счетчика адреса, на фиг. 3 - блок-схе0442

4 щее первый информационный регистр, входы которого подключены к выходам первого коммутатора, первый выходк первому входу второго коммутатора, а второй выход — к первому входу блока сравнения, второй информацион0442

1$

2S

3S

4$

$$

5 89 ма четвертого коммутатора; на фиг. 4блок-схема пятого коммутатора.

Устройство содержит блок 1 синхронизации, блок 2 управления, регистр

3 адреса, дешифратор 4, первый коммутатор 5, первый информационный регистр.б, второй коммутатор 7, третий коммутатор 8, блок 9 регистров, блок

10 сравнения, второй информационный регистр 11, счетчик 12 адреса, первый накопитель 13, второй накопитель

I4, четвертый коммутатор I5 и пятый коммутатор 16. Счетчик 12 адреса содержит счетчик 17 и три группы усилителей 18-18n, 19-19п, 20-20п (где ичисло разрядов счетчика 17) развязки.

Четвертый коммутатор 15 содержит усилитель 21 команды и группу элементов И

22-22п (где n - число разрядов каналов вывода ЦВИ).Пятый коммутатор 16 содержит усилитель 23 команды и группу элементов И 24-24п (где n - число разрядов канала вывода ЦВИ) °

Устройство работает следующим образом.

Коды адресов обращений к контролируемому оперативному запоминающему ,блоку, команды выбора режима обра-. щения, соответствующие выбранному контролирующему тесту, и числовая информация, соответствующая каждому адресу контролирующего теста. из памяти

ЦВИ, последовательно поступают на входы четвертого коммутатора 15 и пятого коммутатора 16. С .помощью команд от дешифратора 4, дешифрирующего команды от ЦВИ, сигналы с выходов коммутаторов 15 и 16 последовательно поступают на входы первого накопителя

13, где хранятся адреса и команды, и второго накопителя 14, где хра-нится числовая информация. Выбор адреса записи в накопители 13 и 14 производится сигналами, поступающими с выходов счетчика 12 адреса. Установка счетчика 12 адреса в необходимое состояние производится командами, поступающими иэ памяти ЦВИ, с помощью сигналов от дешифратора 4. После окончания записи из памяти ЦВИ в идентичных адресах накопителей 13 и

14 размещаются коды адресов и команд и числовая информация данных адресов выбранного контролирующего теста, По команде ЦВИ с помощью сигнала с выхода дешифратора 4 сигналы с выхода блока 1 синхронизации через блок 2 управления поступают на вход счетчика 12 адреса. Сигналы кода начального

Ь адреса с выходов счетчика 12 адреса одновременно поступают на входы пер" вого. накопителя 13, второго накопителя 14. С выходов накопителя 13 блока сигналы кода адреса обращения к контролируемому оперативному запоминающему блоку поступают на вход регистра

3 адреса, сигналы команды выбора режима обращения - на вход блока 9 регистра, сигналы с выхода которого поступают на вход третьего коммутатора

8 при записи первого коммутатора или при считывании. С выхода второго накопителя 14 сигналы числовой информации, соответствующей выбранному коду адреса контролирующего теста, поступает на вход второго информационного регистра 11 и далее с первого его выхода на второй вход третьего коммутатора 8, со второго выхода на один из входов блока 10 сравнения. Сигналы с выхода блока 1 синхронизации через блок 2 управления поступают на входы регистра 3 адреса, третьего коммутатора 8 и первого коммутатора 5. Производится один цикл обращения к контролируемому оперативному запоминающему блоку. В цикле записи сигналы числовой. информации с выхода первого регистра

11 через третий коммутатор 8 поступают на вход контролируемого оперативного запоминающего блока. Следующим

)сигналом с выхода блока 1 синхрониэации через блок 2 управления состояние счетчика 12 адреса увеличивается на единицу, производится выбор следующего кода и команды иэ накопителя

13, а также соответствующей им число" вой информации иэ накопителя 14, и цикл обращения к контролируемому оперативному запоминающему блоку повторяется. В цикле считывания сиг" налы с выхода контролируемого оперативного запоминающего блока через первый коммутатор 5, разрешенный сигналом с выхода блока 9 регистров, поступают на вход первого информационного регистра 6 и с одного из его входов на первый вход блока 10 срав-. нения, где сравниваются с сигналами с выхода второго информационного регистра 11.

При сравнении сигналом с выхода блока 1 синхронизации задания временной диаграммы через блок управле;1ия 2 состояние счетчика 12 адреса увеличи вается на единицу, и цикл работы устройства повторяется.

890442 8 телей 18-18п, 19-19п, 20-20п развязки (где n - число разрядов счетчика

17) поступают соответственно на входы накопителя 13, накопителя 14 и з второй коммутатор,7.

Четверть1й коммутатор 15 работает о следующим образом. На вход усилитем ля 21 в режиме записи тестовой информации иэ памяти ЦВМ в накопитель

13 поступает сигнал Инфорд с одного у, из выходов дешифратора 4, Сигнал с выхода усилителя 21 поступает параллельно на входы управления групп е элементов И 22-22п, вторые входы которых А г, А соединяются с выходами канала вывода ЦВМ. Сигналы кода адреса контролирующего теста и команд А р, Ак» с выходов группы элементов Й 22-22п по команде с де О шифратора 4 поступают на соответствующие входы числовой информации на,.копителя 13 и запоминаются по адресу, выбранному счетчиком 12 адреса.

Блок 16 схем И записи чисел работает следующим образом. На вход усилителя 23 в режиме записи тестовой информации из памяти ЦВМ в накопитель

14 поступает сигнал Ик,э д с одного из выходов дешифратора 4. Сигнал с

ЗО выхода усилителя 23 поступает на входы управления группы элементов

И 24-24п, вторые входы которых соединяются с выходами канала вывода

ЦВМ, Сигналы числовой информации контролирующего теста А„„ с выходов группы элементов И 24 по команде с дешифратора 4 поступают на соответствующие входы числовой информации накопителя 14 оперативной памяти чисел и запоминаются по адресу, вь!бранному счетчиком 12 адреса, идентичному адресу, выбранному счетчиком 12 адреса в блок накопителя 13.

Таким образом, введение новых

4 признаков и связей обеспечивает повышение достоверности контроля оперативных запоминающих блоков, воза можность реализации любого набора контролирующих тестов беэ внесения о изменений в схему устройства, а также воэможность соединения устройства с малой ЦВМ., что позволяет автоматизировать контроль оперативных запоминающих блоков и повысить быстродействие устройства, снизив общее время контроля.

При несравнении сигналом со второ

ro выхода блока 10 сравнения эапаеща ется работа блока 2 управления, и сигнал со второго выхода блока 10 сравнения через второй коммутатор 7 в ЦВМ сигнализирует о наличии неисправности контролируемого оперативног запоминающего устройства. По сигнала от дешифратора 4 выходные сигналы с выхода регистра 3 адреса, регистра 6 и регистра 11, соответствующие адрес обращения к контролируемому оператив ному запоминающему блоку, при контро ле которого зафиксировано несравнени считанного и эталонного значения чис ловой информации, через второй комму татор 7 поступают в память,ЦВМ для их дальнейшей обработки. Продолжение работы устройства производится по следующей команде ЦВМ сигналом с выхода дешифратора 4, поступающим на вход блока 2 управления, Цикл работы устройства повторяется. Производятся обращения к контролируемому оператив ному запоминающему блоку по всему контролируемому тесту, коды адресов и команд которого занесены в накопитель 13, а числовая информация †. в накопитель 14 до окончания выбранного контролирующего теста. Команды

ЦВМ с помощью сигналов от дешифратора 4 команды адресов обращения к контролируемому оперативному запоминающему блоку, команды управления записью и числовая информация следую щего контролирующего теста . через четвертый коммутатор 15, пятый комму татор 16 вносятся в накопители 13 и

14 соответственно. Работа устройства

1повторяется для следующего контролирующего теста. Сигналы с выхода счет чика 12 адреса поступают на вход ком мутатора 7 и по команде ЦВМ с дешифратора 4 в память ЦВМ для программно го анализа состояния счетчика 12 адреса.

Счетчик 12 адреса работает следующим образом. На первый вход счетчик

17 в режиме обращения к контролируемому оперативному запоминающему блоку поступают сигналы Ачпв с одного из выходов блока 2 управления, на второй вход - сигналы А<ос одного из выходов дешифратора 4; в режиме записи кодов адресов и команд и числовой информации из памяти ЦВМ в накопители 13 и:14 сигналы параллельного кода адреса с выходов разрядов счетчика 17 через три группы усилиформула изобретения

Устройство для контроля оперативных запоминающих блоков, содержащее

890442

10 первый информационный регистр, входы которого подключены к выходам первого коммутатора, первый выход - к первому входу второго коммутатора, а второй выход - к первому входу блока сравнения, второй информационный регистр первый выход которого подклю" . чен ко второму входу. второго коммутатора, второй выход — к первому входу третьего коммутатора, третий выход второго информационного регистра подключен ко второму входу блока сравнения, первый выход которого подключен к третьему входу второго коммутатора, второй выход блока сравнения подключен к первому входу блока управления, блок регистров, первый выход которого подключен ко входу третьего коммутатора, а второй выход блока регистров подключен к первому входу первого коммутатора, второй вход которого подключен к первому выходу блока управления, регистр адреса, первый вход котрого подключен ко вто"

I рому выходу блока управления, а выход - к четвертому входу второго коммутатора, дешифратор, первый выход которого подключен ко второму входу блока управления, а второй выход - к пятому входу второго коммутатора, блок синхронизации, выходы которого подключены к третьим входам блока управления, третьи выходы блока управления подключены ко вторым вхо" дам третьего коммутатора, о т л иI ч а ю щ е е с я тем, что, с целью, повышения быстродействия устройства и повышения точности контроля, оно содержит первый накопитель, первый

s выход которого подключен ко входам блока регистров, а второй выход - ко второму входу регистра адреса, счетчик адреса, первый вход которого азвключен к третьему выходу дешифратщва, 1а вторые входы - к четвертым выходан блока управления, первый выход - к первому входу первого накопителя, а второй выход - к шестому входу второго коммутатора. четвертый коммутатор, is входы которого подключены к четвертым выходам дешифратора, а выходыко вторым входам первого накопителя, второй накопитель, первый вход котоРого подключен к третьему выходу ув счет;ика адреса, а выходы - ко вхо" дам второго информационного регистра, и пятый коммутатор, входы которого подключены к пятым выходам дешифрато" ра, а выходы - ко входам второго на2S копителя.

Источники информации, принятые во внимание при экспертизе

1.Авторское свидетельство СССР юф М 341081, кл. G 11 С 29/00, 1972.

2. Авторское свидетельство СССР и 547837, кл. G 11 С 29/00, 1977.

3, Заявка ФРГ М 2408990, кл. G 1! С 29/00, опублик. 1976 (прототип).

890442

Редактор М.Дылын

Заказ 11014/81 Тираж 648 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5 фл

Абрау

Составитель С.Шустенко

Техред 3. Фанта Корректор Г.Огар

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4