Запоминающий элемент

 

ЗАПОМИНАЮЩИЙ ЭЛЕМЕНТ, содержа1ций чезире транзистора с индуцированныко канапакв и два транзистора со встроенными каналами, стоки первого и второго транзисторов со встроенными каналами подключены к шине питания, а затворы объединены с истокдао и подключены соответственно к стокам первого, третьего и затвсфу второго транзисторов и к стоку второго и затвору первого транзисторов с индуцированными каналами, истоки первого и второго транзисторов с индуцированныкм каналами подключены к общей шине, исток четвертого транзистора с индуцированным каналом подключен к первой разрядной шине, затворы третьего и четвертого транзисторов с индуцированными каналами подключены соответственно к первой и второй шинам выборки, и вторую разрядную шину, отличающийся тем, что, с целью повышения степени интеграции элемента, в него введены третий и четвертый транзисторы со встроенными каналами, затворы которых подключены соответственно к второй и первой шинам выборки, истоки соответственно к второй разрядкой шине и к стоку четвертого транзистора с индуцированным каналом, а стоки соответственно к истокам третьего транзистора с индуцированным каналом| и второго транзистора со встроенным каналом. 00 О5 ел О}

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК ()9) (И) 3(59 G 11 С 11 40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ .::

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21 ) 290 100 4/18- 24 (22) 31.03.80 (46) 07 ° 05.84, Бюл. 9 17 (72) В.Л.Дшхунян, С.С.Коваленко и И,Р.Иашевич (53) 681.327.67(088.8) (56) 1. Ж. Электроника, N. Мир, 1977, т. 47, 9 5, с. 37-41.

2. Авторское свидетельство СССР по заявке Р 2786008/18-24, кл. G 11 С 11/40, 1978 (прототип} . (54) (57) ЗАПСФ4ИНАЮЩИЙ ЭЛЕМЕНТ, содержащий четыре транзистора с индуцированными каналами и два транзистора со встроенными каналами, стоки первого и второго транзисторов со встроенными каналами подключены к шине литания, а затворы объединены с истоками и подключены соответственно к стокам первого, третьего и затвору второго транзисторов и к стоку второго и затвору первого транзисторов с индуцированными каналами, истоки первого и второго транзисторов с индуцированнымн каналами подключены к общей шине, исток четвертого транзистора с индуцированным каналом подключен к первой разрядной шине, затворы третьего и четвертого транзисторов с индуцированнымн каналами подключены соответственно к первой и второй шинам выборки, и вторую разрядную шину, отличающийся тем, что, с целью повышения степени интеграции элемента, в него введены третий и четвертый транзисторы со встроенными каналами, затворы которых подключены соответственно к второй и первой шинам выборки, истоки соответственно к второй разрядкой шине Е

С2 и к стоку четвертого транзистора с индуцированным каналом, а стоки соответственно к истокам третьего транзистора с индуцированным каналом и второго транзистора со встроенным каналом.

871656

Изобретение относится к области вычислительной техники и может быть использовано при построении запоминающих устройств и регистров большой емкости в интегральном исполнении.

Известен полупроводниковый эапо- 5 минающий элемент Я, содержащий четыре транзистора с индуцированным каналом и два транзистора со встроенным каналом, стоки которых подключены к шине питания„ а затворы объединены 10 с истоками и подключены к стокам перaего третьего, затвору второго и к стокам второго, четвертого, затвору первого транзисторов с индуцированными каналами соответственно. Истоки первого и второго транзисторов. с индуцированными каналами подключены к общей шине, затворы третьего и четвертого транзисторов объединены ,и подключены к шине выборки, а их истоки — к парафазной информационной шине.

Недостатком этого запоминающего элемента является отсутствие возможности считывания информации на два 25 направления, что требуется при построении регистров микропроцессоров.

Наиболее близким техническим решением к изобретению является пОлупроводниковый запоминающий элемент со считыванием информации на два направления и совмещением цепи записи и считывания (2j, содержащий четыре транзистора с индуцированными каналами, два транзистора со встроенными каналами, две шины выборки и две

35 разрядные шины, стоки первого и второго транзисторов со встроенными каналами подключены к шине питания, а затворы объединены с истоками и подключены к стокам первого, третье- 40

ro и второго, четвертого и з атворам второго и первого транзисторов с индуцированными каналами соответственно, истоки первого и второго транзисторов с индуцированными каналами 45 подключены к общей шине, затворы третьего и четвертого транзисторов подключены к первой и второй шинам выборки, а их истоки — к первой и второй разрядным шинам соответственно.

Достоинством этого элемента является одинаковое количество транзисторов с прецыдущим запоминающим элементом.

Основным недостатком элемента яв.ляется значительное увеличение площади на кристалле, Целью изобретения является повышение степени интеграции запоминаю-. щего элемента, т.е. размещение большего количества транзисторов на той @» же или меньшей площади кристалла.

Цель достигается тем, что в запоминающий элемент, содержащий четыре транзистора с индуцированными каналами и два транзистора со встроенными65 каналами, стоки первого и второго транзисторов со встроенными каналами подключены к шине питания, а затворы объединены с истоками и подключены соответственно к стокам первого, третьего.и затвору второго транзисторов и к стоку второго и затвору первого транзисторов с индуцированными каналами, истоки первого и второго транзисторов с индуцированными каналами подключены к общей шине, исток четвертого транзистора с индуцированным каналом подключен к первой разрядной шине, затворы третьего и четвертого транзисторов с индуцированными каналами подключены соответственно к первой и второй шинам выборки, и вторую разрядную шину, введены третий и четвертый транзисторы со встроенными каналами, затворы которых подключены соответственно к второй и первой шинам выборки, истоки — соответственно к второй разрядной шине и к стоку четвертого транзистора с индуцированным каналом,а стоки — соответственно к истокам третьего транзистора с нндуцированным каналом и второго транзистора со встроенным каналом.

На фиг. 1 представлена электрическая схема запоминающего элемента; на фиг. 2 — его топология; на фиг. 3 пример соединения запоминающих элементов в запоминающем устройстве.

Запоминающий элемент 1 содержит первый, второй, третий и четвертый транзисторы 2-5 с индуцированными каналами, первый, второй, третий и четвертый транзисторы 6-9 со встроенными каналами, первую 10 и вторую шины 10 и 11 выборки, первую и вторую разрядные шины 12 и 13, шину питания 14 и общую шину 15, где находятся истоки 16 и 17 транзисторов

6 и 7 и исток 18 транзистора 3.

При соедйнении запоминающих элементов в устройство необходимы как обычно дешифраторы адреса 19 и 20, усилитель записи 21, усилители считывания 22 и 23, узлы управления выборкой 24 запоминающих элементов 1.

Входами устройства являются адресный вход 25, информационный вход 26 и вход синхронизации 27, а выходами информационные выходы 28 и 29.

В режиме хранения информации на входе синхронизации 27 отсутствуют импульсы чтения и загиси информации, что приводит к отсутствию сигналов выборки на шинах 10 и 11 н эапиранию транзисторов 4 и 5 с индуцированными к ан ал ами .

В режиме записи после подачи адреса и информации на входы 25 и 26 подается импульс записи информации на вход синхрони з ации 27, что приводи т к выборке требуемого запоминающего элемента 1 по шинам 10 и 11 и пода871656

Заказ 3870/1

Подпн оное че парафаэного кода на шины 12 и l3

Транзисторы 4 и 5 отпираются, также открываются транзисторы 8 и 9, что приводит к установке ячейки иэ тран эисторов 2, 3, 6, 7 в одно иэ двух состояний.

В режиме чтения, после выборки требуемого запоминающего элемента 1 аналогично режиму записи, на разрядных шинах 12 и 13 появляется парафаэный код, который усиливается усилителями 22 и 23 и поступает на информационные выходы 28 и 29 устройства.

Изобретение позволяет уменьшить в

1,8 раза площадь запоминающего элемента по сравнению с прототипом.

Филиал IIIIII "Патент", г.ужгород,ул. Проектн ая, 4