Запоминающее устройство матричного типас самоконтролем

О П И С А Н И Е ()849309

ИЗОБРЕТЕНИЯ

Союз Советсиик

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свил-ву (22) Заявлено ) 1. 11 ° 79 (21 ) 2841977/18-24 (53)M. Кд;

0 11. С 29/00 с присоединением заявки,%

Государственный комнтет (23) Приоритет

Опубликовано 23. 07.81, Бюллетень РЙ27 ао делам каобретеиий н открытий (53) УДК681,327 (088. 8) Дата опубликования описания 25 .07.81 (72) Автор, изобретения

В. К. Конопелько (71) Заявитель

Минский радиотехнический институт ь.ЯБЯ. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО МАТРИЧНОГО

TI IIA С САМОКОНТРОЛЕМ

Изобретение относится к области запоминающих устройств.

Известно запоминающее устройство матричного, типа, содержащее накопитель, дешифпаторы строк и столбцов. блок считывания, элемент И, шины за5 писи, разрешения записи и управления flJ, Недостатком этого устройства является то, что его работоспособность нарушается при отказах и сбоях элеи ментов памяти накопителя, Наиболее близким техническим решением к изобретению является запоминающее устройство, содержащее накопитель, дешифраторы адреса столбцов и строки, блоки считывания, кодирования и контроля, первый и второй блоки коррекции, первый сумматор по модулю два, шины записи, разрешения записи и управления 1 2), 20

Однако это устройство характеризуется низкой надежностью из-за кор рекции только однократных ошибок в каждой строке накопителя °

Цель изобретения — повьгшение на" дежности устройства sa счет исправления двухкратных ошибок в каждой стро" ке накопителя.

Поставленная цель достигается тем, что в запоминающее устройство матричного типа с самоконтролем, содержащее накопитель, дешифратор столбцов, дешифратор строк, блок кодирования, первый и второй блоки коррекции, блок контроля, -первый сумматор, блок считывания, первую Группу элементов

И и шины записи, Ьаэрешения записи и управления, причем числовые шины накопителя соединены с выходами дешифратора строк, выходные шины — со входами блока считывания и блока контроля, выходы которого соединены с одними из входов первого блока коррекции, другие входы которого соединены с выходами блока кодирования, выходы дешифратора столбцов подключены к входам блока кодирования и управляющим входам блока считывания,вы9 4 тора столбцов и входу элемента НЕ, а выход четвертого сумматора является выходом устройства.

На фиг. 1 изображена функциональная схема устройства; на фиг. 2— схема выполнения второго блока коррекции е

Предлагаемое устройство содержит (фиг. 1) накопитель 10,соединенный числовыми шинами 2 с выходами дешифратора 3 строк. Выходные шины 4 накопителя соединены с входами блоков считывания 5 и контроля 6. Выходы блоков считывания 5 и контроля 6 подключены соответственно к первому входу первого сумматора 7 и входам первого блока 8 коррекции, входам первого элемента И 9 и элемента ИЛИ

10. Выход первого блока 8 коррекции соединен со вторым входом первого сумматора 7. Управляющие входы 11 блока 5 считывания соединены с одними из входов дешифратора 12 столбцов, входами блока 13 кодирования.

Устройство также содержит группу элементов ИЛИ 14, первую группу элементов И 15, имеющих выходы 16, второй блок 17 коррекции, элемент

НЕ 18, имеющий выход 19„ второй элемент И 20, второй сумматор 21, имеющий выход 22, шину 23 управления, шину 24 разрешения записи, триггер

25, группу триггеров 26, шину 27 записи, третий 28 и четвертый 29 сумматоры, имеющие соответственно выходы 30 и 31. Блок 17 коррекции и элементы И 15 имеют соответственно выходы 32 и 33. Устройство также содержит вторую группу элементов И

34, группу сумматоров 35, третий элемент И 36.

Все перечисленные выше сумматоры

7, 21,28,19 и 35 являются сумматорами по модулю два.

Входы сумматора 21 соединены с шиной 27, одними из входов триггера

25 и выходом 30 сумматора 28. Выход сумматора 21 соединен с первым входом элемента И 36. Входы сумматора

29 соединены с выходами сумматоров 7 и 28, входы сумматора 28 подключены соответственно к одной из выходных шин 37 накопителя и выходу эле" мента И 9. Выход элемента ИЛИ 10 соединен с первым входом элемента,И 20, второй вход которого подключен к выходу триггера 25 и первым входам сумматоров 35. Управляющие и информа3 84930 ход которого и выход первого блока коррекции соединены со входами нерво-!

ro сумматора, одни из входов второго блока коррекции подключены соответственно к выходам блока кодирования, шине разрешения записи, шине управления и выходу первого сумматора, разрядные шины накопителя подключены к выходам второго блока коррекции и элементов И первой группы, одни из

10 входов которых соединены с шиной разрешения записи и шиной управления — введены второй, третий и четвертый сумматоры, триггер, первый, второй и третнй элементы И, элемент ИЛИ, эле- 15 мент НЕ, группу триггеров, группу.сумматоров, вторую группу элементов И и группу элементов ИЛИ, причем входы второго сумматора соединены с шиной записи, одними из входов триггера и 20 выходом третьего сумматора, выход вто-. рого сумматора соединен с первым входом третьего элемента И, входы четвертого сумматора соединены с выходами первого и третьего сумматоров, 25 входы третьего сумматора подключены соответственно к одной из выходных шин накопителя и выходу первого элемента

И, входы которого соединены с выходами блока контроля и входами элемен- 30 та ИЛИ, выход которого соединен с первым входом второго элемента И, второй вход которого подключен к выходу триггера и первым входам сумматоров группы управляющие и информационные вхо- 35 ды триггеров группы соединены соответственно с шиной разрешения записи, другим входом триггера, разрядньп и шинами накопителя и выходами элементов И второй группы, выходы триггеров 40 соединены соответственно со вторыми входами сумматоров группы, выходы которых подключены к первым входам элементов И второй группы, вторые входы которых соединены с выходом второго элемента И, другие входы второго блока коррекции подключены соответственно к выходу элемента НЕ и второму входу третьего элемента И, к одному из выходов дешиф- 50 ратора столбцов и первым входам элементов ИЛИ группы, вторые входы которых соединены с другими выходами дешифратора столбцов, другие входы элементов И первой группы подключены 55 соответственно к выходу третьего элемента И, выходам элементов ИЛИ группы, к одному иэ выходов дешифра5 849309 6 рочный вектор (синдром S), который равен нулю при отсутствии однократных и двукратных ошибок в опрашиваемой строке накопителя 1 и не равен нулю — в противном случае.

Одни из входов блока 17 подключены соответственно к выходам блока 13, шинам 23 и 24. Другие входы блока

17 подключены соответственно к выходу элемента НЕ 18 и второму входу эле;чально происходит контрольное считы вание, в результате чего на сумматоре

7 корректируется сигнал с опрашиваемого разряда, а затем производится запись информации в основной и проверочные разряды (если опрашиваемый элемент памяти изменяет свое состояние}. Одновременно с записью этой информации происходит запись вход дешифратора 3 строк — код адреса, соответствующий опросу первой строинформации о состоянии элементов ки. На выходе дешифратора !2 появляет- . памяти опрашиваемой строки в триггера

26. После снятия сигнала с шины 24 разрешения записи, производится второе контрольное считывание. При этом, если синдром S=O, то хранимое в триггерах 25 слово не записываетные сигналы и, проходя через элементы ИЛИ l4 и элемент НЕ 18, открывает элементы И 15, 42 и 48. Одновременно этот сигнал, инвертируясь на элементе НЕ 18, устанавливает на ся инвертированным вновь в опрашиваевыходах элементов И 20 и 46 нулевые .мую строку накопителя 1. В противсигналы, которые записываются для хра- ном случае, т.е. когда 540, хранипения в первую строку накопителя H мое в триггерах 26 слово инвертируетционные входы триггеров 26 соединены соответственно с шиной 24 другим входном триггера 25, разрядными шинами 38 накопителя 1 и выходами элементов И 34. Выходы триггеров 26 соеди-5 иены соответственно со вторыми входами сумматоров. 35, выходы которых подключены к первым входам элементов

И 35, вторые входы которых соединены с выходом второго элемента И 20. »о мента И 36, к одному из выходов дешифратора 12 и первым входам элементов ИЛИ 11, вторые входы. которых соединены с другими выходами дешифратора 12. Одни из входов элементов И 15 г»» соединены с шинами 23 и 24, другие— соответственно с выходом элемента

И 36, выходами элементов ИЛИ 14, с одним из выходов дешифратора 12 и входом элемента НЕ 18, выход 31 сумма- 25 тора 29 является выходом устройства. Второй блок коррекции 17 (фиг. 2) содержит группу триггеров 39, первый элемент НЕ 40, группу сумматоров

41, первый элемент И 42, элемент ИЛИ N

43,сумматор по модулю два 44,триггер

45, второй элемент НЕ 46, первую 47 и вторую 48 группы элементов И.

Устройство работает следующим образом. 35

При первоначальном включении источника питания(на фнг. 1 не показан) элементы памяти накопителя 1 устанавливаются в нулевое состояние. Для этого на шины 23, 24, 27 подаются 4о соответственно сигналы управления, разрешения записи и записи. При этом на вход дешифратора 12 столбцов пода ют код адреса, соответствующий опросу К-ro разряда накопителя, а на 45 ся единичный сигнал, который формирует на всех выходах блока 13 единич.— 5О в триггеры 26. Сигнал с шины 24 снимается, в результате чего прекращается запись информации и производится контрольное считывание информации, хранимой в первой строке. При этом с выхода триггера 25 поступает единичный сигнал на вход элемента И 20, а блок 6 контроля вычисляет контрольные соотношения кода Хемминга.Результатом вычисления является провеЕсли синдром не равен нулю (S)0) а то с выхода элемента 10 поступает ед»ничиый сигнал, который открывает элементы И 36 и 34 и.инвертированная на сумматорах 35 информация запись»вается повторно в первунл строку накопителя. Таким образом, если в первой строке хранится слово, состоящее из

lll ..1, то синдром S =O если же возможно наличие дефектного элемента памяти, находящегося в нулевом состоянии, то 5$ О и информация о том, что слово инвертировано, хранится в к-ом разряде накопителя.

Если синдром 5=0, то инвертирования хранимой информации не происходит, так как на выходе элемента

ИЛИ 10 — нулевой сигнал, который держит закрытыми элементы И 38 и 34.

Рассмотрим теперь запись и считывание информации.

При записи информации., первонаформула изобретения

7 84930 ся на сумматорах 35 и в,таком виде перезаписывается в опрашиваемую строку.

Рассмотрим некоторые возможные случаи такого инвертирования.

I. До записи информации синдром б"-О. Это говорит о том, что в слове не было дефектных элементов памяти, или что записываемая информация была согласована с состоянием дефектных элементов памяти благодаря входному инвертированию на сумматоре

21 исправленным на сумматоре 28 сигналом с к-ro разряда накопителя 1 (элемент И. 9 служит для выделения синдрома к-ro разряда . После записи информации в опрашивдемый элемент памяти и в проверочные разряды второго контрольного считывания, когда синдром S„f 0 инвертирование хранимой информации позволяет согласовать записываемую информацию и при отсутствии второго дефектного элемента памяти синдром становится равным нулю S =О, в противном случае 540, о о и определяет позицию этой ошибки.

2. До записи информации ЯО. Это говорит о том, что в слове имеется один дефектный элемент памяти, состояние которого не совпадает с записываемой для хранения информацией. Зо

После записи информации синдром вновь не равен нулю 5„g О. Это говорит о о том, что обращение произошло или к исправному элементу памяти (а), или к дефектному элементу памяти(состояние которого не совпадает с той же хранимой информацией б), или ко BTQ рому дефектному элементу, памяти, состояние которого до этого совпадало с хранимой информацией) с несовпадающей 40 информацией в). При этом, инвертирование позволяет в случае(а) и .б) согласовать записываемую для храпения информацию с состоянием дефектного элемента, хотя при этом может про- 45 изойти несогласование второго дефекта, на что указывает неравенство нулю синдрома 5 $0.

В случае (б)инвертирование позволяет согласовать оба дефекта, в результате 50 чего 5 =0..

При считывании, как и в предыдущем случае, инвертирование считываемой информации на сумматорах 7 и 29 составляет правильной хранимую информацию. 55

Таким образом, повышается общая надежность хранения и воспроизведения информации. При этом число провероч9 8 ных разрядов меньше, чем при использовании кодов с кодовым расстоянием, например ® =5, направляющих двойные ошибки и, кроме того, построение схем контроля реализуется сравнительно простыми средствами.

Запоминающее устройство матричного типа с самоконтролем, содержащее накопитель, дешифратор столбцов, дешифратор строк, блок кодирования, первый и второй блоки коррекции, блок контроля, первый сумматор, блок считывания, первую группу элементов И и шины записи, разрешения записи и управления, причем числовые шины накопителя соединены с выходами дешифратора строк, выходные шины — со входами блока считывания и блока контро.— ля, выходы которого соединены с одними из входов первого блока коррекции, другие входы которого соединены с выходами блока кодирования, выходы дешифратора столбцов подключены ко входам блока кодирования и управляющим входам блока считывания, выход которого и выход первого блока коррекции соединены со входами первого сумматора, одни из входов второго блока коррекции подключены соответственно к выходам блока кодирования, шине разрешения записи, шине управления и выходу первого сумматора, разрядные шины накопителя подключены к выходам второго блока коррекции и элементов И первой группы, одни из входов которых соединены с шиной разрешения записи и шиной управления о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, оно содержит второй, третий и четвертый сумматоры, триггер, первый, второй и третий элементы И, элемент ИЛИ, элемент НЕ, группу триггеров, группу сумматоров, вторую группу элементов И и группу элементов ИЛИ, причем входы второго сумматора соединены с шиной записи, одними из входов триггера и выходом третьего сумматора, выход второго сумматора соединен с первым входом третьего элемента И, входы четвертого сумматора соединены с выходами первого и третьего сумматоров, входы третьего сумматора подключены соот8493

10 ветственно к одной из выходных шин накопителя и выходу первого элемента И, входы которого соединены с

-выходами блока контроля и входами элемента ИЛИ, выход которого соединен с первым входом второго элемента И, второй вход которого подключен к выходу триггера и первым входам сумматоров группы, управляющие и информационные входы триггеров группы соединены соответственно с шиной разрешения записи, другим входом триггера, разрядными шинами накопителя и выходами элементов И второй группы, выходы триггеров соеди- 15 иены соответственно со вторыми входами сумматоров группы, выходы которых подключены к первым входам элементов И второй группы, вторые входы которых соединены с выходоМ вто- 20 рого элемента И, другие входы второго блока коррекции подключены соот-

09 10 ветственно к выходу элемента HE u второму входу. третьего элемента И, к одному из выходов дешифратора столбцов и первым входам элементов

ИЛИ группы, вторые входы которых соединены с другими выходами дешифратора столбцов, другие. входы элементов И первой группы подключены соответственно к.выходу третьего элемента И, выходам элементов ИЛИ группы, к одному из.выходов дешифратора столбцов и входу элемента НЕ, а вы- ход четвертого сумматора является выходом устройства.

Источники информации, принятые во внимание при экспертизе ! ° Микроэлектроника. Сб. статей.

Под ред. Лукина Ф. А, М., вып. 5, "Советское радио", 1972, с.-128-150.

2. Авторское свидетельство ССОР

9 598118, кл. 8 11 С 11/00, 1975 (прототип).

849309

Составитель В, Рудаков

Редактор Н.Пушненкова Техред А.Савка Корректор Г. Решетник

Заказ 6103 68 Тираж 645 Под иское

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

313035, Москва, Ж-Э5, Раушская наб,, д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная,4