Управляющая логическая машина

 

УПРАВЛЯЮЩАЯ ЛОгаЧЕСКАЯ МАШИ-'НА, содержащая коммутирующую матрицу, информационные входы которой через входной формирователь соединены с входными шинами, а первая группа выходов через выходной формирователь подключена к вьтходным шинам, а также.интегратор, вход которого соединен с шиной питания, а также BS-триггер и блок памяти, отл-ичающаяс я тем, что, с целью повьшения• надежности, введены блок логических вычислений, два коммутатора, компаратор, блок заданий временных интервалов, одновибратор, формирователь команды считывания, интегрирующая и дифференцирующая цепочки, три элемента И и дополнительный формирователь! вход которого соединен с выходом компаратора, а выход подключен к управляющему входу первого коммутатора, информационные входы которого соединены с" первой группой выходов блока логических вычислений, первая группа входов которого соединена с группой выходов первого коммутатора, дополнительный выход которого через интегрирзпощую цепочку соединен с первым входом компаратора, второй вход которого подключен к выходу блока задания временных интервалов, при этом вторая группа входов блока логических вычислений соединена с второй группой выходов коммутирующей матрицы, третья группа входов - с группой выходов второго коммутатора, вторая группа выходов блока логических вычислений подключена к управляющим входам коммутирующей матрицы, а третья группа выходов - к информационным входам второго коммутатора, первьЕЙ и второй дополнительные выходы которого соединены соответственно с первыми R- и S-входами ES-триггера, а первый и второй управляющие входы подключены соответственно к единичному и нулевому выходам RS-трнггера, второй R-вход которого соединен с первыми входами первого и второго элементов И, выходом интегратора и через формирователь команды считьша— ния с входом дифференцирующей цепочки, выход которой соединен с первым входом третьего элемента И, второй вход которого подключен к выходу блока памяти, а выход соединен через одновибратор с вторым S-входом КЗ- триггера, единичный и нулевой выходы которого подключены соответственно к вторым входам первого и второго элементов И, выходы которых подключены ко входам записи блока памяти.(Л00 00о ^^

союз советских

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

yg 4 0 06 F 15/20

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

flO ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 2864671/18-21 (22) 02.01.80 ,(46) 30.11.89. Бюл. Р 44 (72) А.А. Плисс, В.Я. Яковлев, Ю.С. Бараник и Б.В. Облезова (53) 681.32 (088.8) (56) Патент США У 3621487, кл. 328-117, 1969.

Патент Франции ll- 2212580, кл..(; 05 В. 19/08, 1973. (54)(57) упрАвляющАЯ логичкскАЯ мАши-

НА, содержащая коммутирующую матрицу, информационные входы которой через входной формирователь соединены с входными шинами, а первая группа выходов через выходной формирователь подключена к выходным шинам, а также .интегратор, вход которого соединен с шиной питания, а также RS-триггер и блок памяти, о т л и ч а ю m а яс я тем, что, с целью повышения надежности, введены блок логических вычислений, два коммутатора, коипаратор, блок заданий временных интервалов, одновибратор, формирователь команды считывания, интегрирующая и дифференцирующая цепочки, три элемента И и дополнительный формирователь| вход которого соединен с выходом компаратора, а выход подключен к управляющему входу первого коммутатора, информационные входы которого соеди- нены с первой группой выходов блока логических вычислений, первая группа входов которого соединена с группой выходов первого коммутатора, дополниИзобретение относится к автоматике и вычислительной технике.

ÄÄSUÄÄ 830914 А1

2 тельный выход которого через интегрирующую цепочку соединен с первым входом компаратора, второй вход которого подключен к выходу блока задания временных интервалов, при этом вторая группа входов блока логических вычислений соединена с второй группой выходов коммутирующей матрицы, третья группа входов — с группой выходов второго коммутатора, вторая группа выходов блока логических вычислений подключена к управляющим входам коммутирующей матрицы, а третья группа выходов — к информационным входам второго коммутатора, первый и второй дополнительные выходы которого соединены соответственно с первыми R- и Я-входами RS-триггера, а первый и второй управляющие входы подключены соответственно к единичному и нулевому выходам RS-триггера, второй R-вход которого соединен с первыми входами первого и второго элементов И, выходом интегратора и через формирователь команды считывания с входом дифференцирующей цепочки, выход которой соединен с первым входом третьего элемента И, второй вход которого подключен к выходу блока памяти, а выход соединен через одновибратор с вторым 8-входом RSтриггера, единичный и нулевой выходы которого подключены соответственно к вторым входам первого и второго элементов И, выходы которых подключены ко входам записи блока памяти.

Известны управляющие логические машины, содержащие коммутирующую мат3

830914 рицу и входной и выходной формирователи. К недостаткам известного устройства относится низкая надежность функционирования, Наиболее близким техническим решением к предлагаемому является управляющая логическая машина, содержащая коммутирующую матрицу, информационные входы которой через входной формирователь соединены с входными шинами, а первая группа выходов через выходной формирователь подключена" к выходным шинам, а также интегратор, вход которого соединен с шиной питания, а также HS-триггер и блок памяти. К недостаткам известного устройства относится низкая надежность функционирования.

Целью изобретения является повы- 20 шение надежности управляющей логической машины.

Указанная цель достигается тем, что в управляющую логическую майину введены блок логических вычислений, два коммутатора, компаратор, блок заданий временных интервалов, одновибратор, формирователь команды считывания, интегрирующая и дифференцирующая цепочки, три элемента И и дополнитель- 0 ньяи формирователь, вход которого сое-.. динен с выходом компаратора, а выход подключен к управляющему входу первого коммутаторе, информационные входы которого соединены с первой группой выходов блока логических вычислений, первая группа входов которого соединена с группой выходов первого коммутатора, дополнительный выход которого через интегрирующую цепочку соединен 40 с первым входом компаратора, второй вход которого подключен к выходу блока задания временных интервалов, при этом вторая группа входов блока логических вычислений соединена с второй 45 группой выходов коммутирующей матрицы, третья группа входов - с группой выходов второго коммутатора, вторая группа выходов блока логических вычислений подключена к управляющим входам коммутирующей матрицы, а третья группа выходов — к информационным входам второго коммутатора, первый и второй дополнительные выходы которого соединены соответственно с первыми В- и S-входами HB-триггера, а первый и второй управляющие входы подключены соответственно к единичному и нулевому выходам HS-триггера, второй Н-вход которого соединен с первыми входами первого и второго элементов И, выходом интегратора и через формирователь команды считывания с входом дифференцирующей цепочки выход которой соединен с первым входом третьего элемента И, второй вход которого подключен к выходу блока памяти, а выход соединен через одновибратор со вторым Я-входом RS-триггера, единичный и нулевой выходы которого подключены соответственно к вторым входам первого и второго элементов И, выходы которых подключены к входам записи блока памяти.

Блок-схема управляющей логической машины представлена на чертеже и содержит следующие элементы: коммутирующая матрица 1, информационные входы которой через входной формирователь 2 соединены с входными шинами 3, а первая группа выходов через выходной формирователь 4 подключена к выходным шинам 5; интегратор 6, вход которого соединен с шиной 7 питания; RB-триггер 8; блок 9 памяти, дополнительный формирователь 10, вход которого соединен с выходом компаратора ll, а выход подключен к управляющему входу первого коммутатора 12, информационные входы которого соединены с первой группой выходов блока 13 логических вычислений, первая группа входов которого соединена с группой выходов коммутатора 12, дополнительный выход которого через интегрирующую цепочку .

14 соединен с первым входом компаратора 11, второй вход которого подключен к выходу блока 15 задания временных интервалов, вторая группа входов блока 13 логических вычислений соединена с второй группой входов комму-. тирующей матрицы 1, третья группа входов — с группой выходов второго коммутатора 16, вторая группа выходов подключена к управляющим входам коммутирующей матрицы 1, а третья группа выходов — к информационным входам коммутатора 16, первый и второй дополнительные выходы которого соединены соответственно с первыми R- u

S-входами RS-триггера 8, а первый и второй управляющие входы подключены соответственно к единичному.и нулевому выходам RS-триггера 8, второй R- вход которого соединен с первыми входами первого 17 и второго 18 элементов И, выходом интегратора 6 и

5 8309 через формирователь команды считывания 19 с входом дифференцирующей цепочки 20, выход которой соединен с первым входом третьего элемента И 2!, 5 второй вход которого подключен к выходу блока 9 памяти, а выход соединен через одновибратор 22 со вторым Sвходом RS-триггера 8, единичный и нулевой выходы которого подключены соот-lp ветственно ко вторым входам элементов

И 17 и И 18 выходи которых подключенц ко входам записи блока 9 памяти.

Работа управляющей логической машины осуществляется следующим образом.15

Дискретные сигналы датчиков (с контактов реле, микропереключателей, тумблеров, реле давления, уровня и т.п.) в произвольном порядке подклю- 20 чаются через входные шины 3 к входам входного формирователя 2, где они преобразуются в сигналы уровня .напряжения логической "1" или логического

"0", принятого для данного устройст- 25 ва, и поступают на информационные входы коммутирующей матрицы 1. К выходным шинам 5 через выходной формирователь 4 также в произвольном порядке подключаются исполнительные орга- 3р ны. Коммутация входных и выходных сигналов в зависимости от требуемой циклограммы работы управляющей логической машины осуществляется на коммутирующей матрице 1 (при помощи диодов, транзисторов, штырей и т.п.).

Сигналы с коммутирующей матрицы 1 с второй группы выходов поступают на вторую группу входов блока логических вычислений 13, где осуществляет- 4р ся их логическое преобразование например, на логических (элементах И-ИЛИНЕ), а часть их, когда требуется запоминание по циклу, с третьей группы выходов блока 13 логических вычисле- 45 ний поступают на информационные входы коммутатора 16, где они перегруппировываются так, чтобы с первого дополнительного выхода коммутатора 16 сигнал,. который может быть импульсным, 50 поступил на первый R-вход RS-триггера 8. RS-триггера 8 устанавливается в положение так, что на его единичном выходе буфет уровень логического "0", а на нулевом — логической "1", кото-. рый подается на второй вход элемента

18, при этом на первом входе эле мента И 18 присутствует сигнал логической "1". Сигнал с выхода элемента

14 6

И 18 поступает на один из входов записи блока 9 памяти, где и запоминается (например, пер емагничивает сердечник ячейки памяти с прямоугольной петлей гистерезиса) . Сигналы с единично: гп и нулевого выходов RS-триггера 8 подаются на первый и второй управля- . ющие входы коммутатора 16, где пере,, группировываются и поступают на третью группу входов блока 13 логических вычислений и используются в . логических преобразованиях по циклу.

Восстановление информации, записанной в RS-триггер 8, при включении питания, осуществляется следующим обрезом. На вход интегратора б подается напряжение источника питания.

При включении питания на выходе ин тегратора 6 появляется сигнал сброса, который подается на первые входы элементов И 17 и 18 и на второй . R-вход

RS-триггера 8, устанавливая на его единичном выходе сигнал логической

"1", а на нулевом выходе — сигнал логического "0". По окончании сигнала. сброса на выходе формирователь 19 команды считывания появляется сигнал считывания, и передний фронт его с выхода дифференцирука ей цепочки 20 подается на первый вход элемента И 21.

Одновременно по окончании сигнала сброса с выхода элемента И 17 проходит команда записи в блок 9 памяти, и на его выходе появляется импульс считывания, который поступает на второй вход элемента И 21, расширяется одновибратором 22 и поступает на второй S-вход RS-триггера 8, устанавливая на его единичном выходе уровень логического "0", на нулевом — логической "1", т.е. устанавливает RS-триг гер 8 в состояние, которое было до выключения питания . Если в RS-триггер

f8 до включения питания не была записана информация, т.е на единичном выходе был уровень логической "1", а на нулевом — логического "0", то при включении питания на выходе блока 9 памяти не будет импульса считывания и ИЯ-триггер 8 останется в состоянии, в которое его устанавливает сигнал сброса. Когда по циклу работы требуется осуществить выдержки времени, то часть сигналов с первой группы выходов блока 13 логических вычислений поступает на информационные входы коммутатора 12, где перегруппировываются и с дополнительного выхода пос 830914

Составитель П. Чачанидзе

Техред Л.Олийнык Корректор C- ЧеРни, Редактор Л. Письман

Заказ 804 2 Тираж б67 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

11 1В

Производственно-издательский комбинат Патент, r.Óèãoðîä, ул. Гагарина,101

Ъ тупают на вход интегрирующей цепочки

14. Задержанный сигнал с выхода интегрирующей цепочки 14 поступает на первый вход компаратора 11, на второй вход которого подается с блока 15 за- дания временных интервалов сигнал величины временного интервала. При сравнении сигналов на входах компаратора 11 на выходе появляется сигнал, который усиливается и формируется в выходном формирователе 10 и поступает на коммутатор 12, где перегруппировывается и поступает на первую группу входов блока 13 логических 15 вычислений и используются в логических преобразователях по циклу. После логических преобразований сигналы с блока 13 логических вычислений поступают. на управляющие входы коммутирующей матрицы 1, где они перегруппировываются и с первой группы выходов поступают на выходной, формирователь .4 где усиливаются по мощности.

Таким образом, введение в управляющую логическую машину блока логи;еских вычислений, коммутаторов, компаратора, блока заданий временных интервалов, одновибратора, формировате" ля команды считывания, интегрирующей и дифференцирующей цепочек, элементов И и дополнительного формирователя позволило повысить надежность управляющей логической машины по сравнению с прототипом.