Устройство для контроля памяти

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ щ 76964I

Союз Советских

Социалистических

Респуолик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 10.01.79 (21) 2714438/18-24 с присоединением заявки №вЂ” (23) Приоритет (43) Опубликовано 07.10.80. Бюллетень № 37 (45) Дата опубликования описания 07.10.80 (51) М. К .

G 11С 29/00

Государственный комитет (53) УДК 681.327 (088.8) по делам изобретений и открытий (72) Авторы изобретения

Б. Н. Гущенсков, H А. Волкова, В. Б. Шкляр и А. П. Запольский (71) Заявитель тк (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПАМЯТИ

Изобретение относится к области запоминающих устройств и может быть использовано в ЭЦВМ, Известно устройство для контроля памяти, содержащее блок управления, блок локальной памяти, информационный регистр памяти и узел контроля по четности (1).

Недостатком этого устройства является невозможность коррекции считываемой информации, т. е. отсутствие автоматического восстановления работоспособности устройства.

Из известных устройств наиболее близким техническим решением к изобретению является устройство для контроля памяти, 15 содержащее блок управления, арифметический блок, блок обнаружения и коррекции ошибок, первый, второй и третий регистры, генератор контрольных сигналов, причем вход блока обнаружения и коррекции ошибок соединен со входом устройства, первый выход — с первым входом третьего регистра, а второй выход — со входом блока управления и первым входом арифметического блока, второй вход которого подключен к первому выходу блока управления, третий вход — к выходу третьего регистра, первый выход — ко входу первого регистра, выход которого соединен с первым выходом

„стройства и со входом генератора кон- 30 трольных сигналов, выход которого подключен к первому входу второго регистра, выход которого соединен со вторым выходом устройства (2).

Недостатком этого устройства является отсутствие средств, позволяющих производить периодическую проверку работы устройства, что снижает его надежность.

Целью изобретения является повышение надежности устройства, в частности, блока обнаружения и коррекции ошибок.

Поставленная цель достигается тем, что предложенное устройство содержит триггер, элемент НЕ, элемент И, четвертый, пятый и шестой регистры, две схемы сравнения.

Второй выход блока управления соединен с первым входом триггера, второй вход которого подключен ко второму выходу арифметического блока, а выход — ко входу элемента НЕ, выход которого соединен с первым входом элемента И, второй вход которого подключен к третьему выходу блока обнаружения и коррекции ошибок, а выход — ко второму входу второго регистра.

Третий и четвертый выходы арифметического блока подключены соответственно ко входам четвертого и пятого регистров, выходы которых соединены соответственно с первыми входами схем сравнения. Второй вход первой схемы сравнения подключен ко

769641 второму выходу блока обнаружений и коррекции ошибок, четвертый выход которого соединен со входом шестого регистра, выход которого подключен ко второму входу второй схемы сравнения, выходы первой и второй схем сравнения соединены соответственно со вторым и третьим входами третьего регистра.

На чертеже изображена структурная схема предложенного устройства.

Устройство содержит блок управления 1, арифметический блок 2, блок обнаружения и коррекции ошибок 3, первый регистр 4, генератор контрольных сигналов 5, второй

6 и третий 7 регистры, триггер 8, элемент

HE 9, элемент И 10, четвертый 11, пятый 12 и шестой 13 регистры, первую 14 и вторую

15 схемы сравнения.

Вход блока обнаружения и коррекции ошибок 3 соединен со входом устройства, первый выход — с первым входом регистра

7, а второй выход — со входом блока управления 1 и первым входом арифметического блока 2. Второй вход арифметического блока 2 подключен к первому выходу блока управления 1, третий вход — к выходу регистра 7, первый выход — ко входу регистра 4. Выход регистра 4 соединен с первым выходом устройства и со входом генератора 5, выход которого подключен к первому входу регистра 6, выход которого соединен со вторым выходом устройства.

Второй выход блока управления 1 соединен с первым входом триггера 8, второй вход которого подключен ко второму выходу арифметического блока 2, а выход — ко входу элемента НЕ 9. Выход элемента НЕ

9 соединен с первым входом элемента И 10, второй вход которого подключен к третьему выходу блока обнаружения и коррекции ошибок 3, а выход — ко второму входу регистра 6. Третий и четвертый выходы арифметического блока 2 подключены соответственно ко входам четвертого 11 и пятого 12 регистров, выходы которых соединены соответственно с первыми входами первой 14 и второй 15 схем сравнения. Второй вход схемы сравнения 14 подключен ко второму выходу блока обнаружения и коррекции ошибок 3, четвертый выход которого соединен со входом регистра 13, выход которого подключен ко второму входу схемы сравнения 15. Выходы схем сравнения 14 и 15 соединены соответственно со вторым и третьим входами регистра 7.

Устройство работает следующим образом.

Блок управления 1 предназначен для приема и дешифрации кодов микрокоманд, поступающих из контролируемой памяти через блок обнаружения и коррекции ошибок 3.

Арифметический блок 2 служит для приема, хранения и выполнения различных операций (арифметических, логических и т. д.) 5

65 над данными, поступающими из памяти через блок обнаружения и коррекции ошибок

3. Работа блока производится под управлением сигналов, поступающих из блока управления 1.

Блок обнаружения и коррекции ошибок

3 предназначен для непосредственного контроля считываемой из контролируемой памяти информации.

Регистр 4 предназначен для приема и хранения информации, передаваемой из арифметического блока 2 на запись в память.

Генератор 5 формирует контрольные разряды по корректирующему коду для информации, принимаемой в регистр 4. Наиболее целесообразным является применение в предлагаемом устройстве корректирующего кода Хемминга, позволяющего исправлять одиночные и обнаруживать двойные ошибки.

Регистр б служит для приема, хранения и выдачи в память контрольных разрядов, сформированных в генераторе 5.

Регистр 7 предназначен для фиксирования ошибок в работе устройства.

Триггер 8 служит для запоминания условия блокировки приема контрольных разрядов в регистр б. Это условие вырабатывается в арифметическом блоке 2 с помощью управляющих сигналов из блока управления 1.

Выход триггера 8 соединен через элемент

НЕ 9 со входом элемента И 10, который предназначен для клапанирования сигнала приема контрольных разрядов в регистр 6.

Регистр 11 хранит эталонные данные, записываемые в память в диагностическом режиме, Регистр 12 предназначен для запоминания номера разряда в данных, в который внесена ошибка.

Регистр 13 запоминает действительный номер сбойного разряда. Схема сравнения

14 сравнивает эталонные данные, хранимые в регистре 11, с действительными данными, скорректированными в блоке обнаружения и коррекции ошибок 3.

Схема сравнения 15 сравнивает содержимое регистров 12 и 13 (эталонную и действительную позиции ошибки).

В случае отрицательных результатов сравнения схемы сравнения 14 и 15 выдают сигналы, свидетельствующие о наличии неисправности в устройстве, что фиксируется в регистре 7. Общий принцип контроля памяти заключается в следующем. Из информации, поступающей пз арифметического блока 2 на запись в контролируемую память, формируются контрольные разряды в соответствии с правилами выбранного корректирующего кода и записываются в память одновременно с данными.

При каждой очередной выборке данных из контролируемой памяти последние считываются вместе с соответствующими конт769641 рольными разрядами. Из считанных данных формируются новые контрольные разряды по тем же правилам, что и при записи. Несовпадение новых контрольных разрядов и считанных из памяти свидетельствует о наличии в данных ошибок.

Результаты сравнения контрольных разрядов дешифрируются и тем самым определяется номер сбойного разряда, которь и корректируется, если произошла одиночная ошибка, или выдается сигнал двойной ошибки, если таковая имеет место.

В блок управления 1 загружается специальная диагностическая микропрограмма, которая в дальнейшем управляет работой устройства.

В арифметическом блоке 2 формируются эталонные данные, которые запоминаются в регистре 11 и передаются в регистр 4. В генераторе 5 для этих данных вырабатываются контрольные разряды по коду Хэмминга, которые по сигналу приема из блока коррекции 3, проходящему через элемент И

10 (при триггере 8 в сброшенном состоянии), запоминаются в регистре 6, а затем передаются на запись в память одновременно с данными из регистра 4.

Далее в эталонных данных имитируется одиночная ошибка (изменяется один разряд). Номер этого разряда запоминается в регистре 12 (эталонная позиция ошибки) .

Устанавливается условие блокировки приема в регистр 6. Это условие запоминается в триггере 8.

Данные с ошибкой поступают в регистр

4, для них в генераторе 5 формируются новые контрольные разряды, но прием их в регистр 6 запрещен, вследствие того, что на элемент И 10 подается сигнал блокировки с выхода элемента НЕ 9 (триггер 8 в установленном состоянии) .

Таким образом, в регистре 6 сохраняется код, сформированный для эталонных данных.

Эталонные данные с одиночной ошибкой и контрольные разряды верных эталонных данных записываются в контролируемую память.

На следующем этапе производится проверка работы блока обнаружения и коррекции ошибок 3. Данные с искусственно введенной ошибкой и контрольные разряды, соответствующие верным данным, считываются из памяти и поступают в блок обнаружения и коррекции ошибок 3, где одиночная ошибка должна быть обнаружена и скорректирована. При этом блок 3 выдает сигнал ошибки в регистр 7, номер сбойного разряда в регистр 13, скорректированные данные в блок 2, блок управления 1 и на схему сравнения 14. Последняя сравнивает действительные скорректированные- данные с эталонными данными. Наличие совпадения свидетельствует о факте правильной коррекции информации. Совпадение содер5

65 жимого регистров 12 и 13 указывает на правильность обнаружения ошибки (обнаружение сбойного разряда).

Результаты проверки, сведенные в регистре 7, анализируются в блоке 2, где делается вывод об исправном или неисправном состоянии устройства, а также указывается место неисправности. Таким же образом можно проверить правильность обнаружения и коррекции одиночных ошибок последовательно во всех разрядах данных.

Кроме того, имеется возможность имитировать двойную ошибку и проверить правильность ее обнаружения.

Технико - экономическое преимущество описываемого устройства заключается в том, что оно обеспечивает эффективный контроль памяти и самоконтроль устройства за счет увеличения числа контрольных точек в устройстве при уменьшении времени поиска неисправностей за счет высокой степени их локализации. В результате повышается надежность работы устройства, следовательно, и достоверность информации, считываемой из контролируемой памяти.

Формула изобретения

Устройство для контроля памяти, содержащее блок управления, арифметический блок, блок обнаружения и коррекции ошибок, первый, второй и третий регистры, генератор контрольных сигналов, причем вход блока обнаружения и коррекции ошибок соединен со входом устройства, первый выход — с первым входом третьего регистра, а второй выход — со входом управления и первым входом арифметического блока, второй вход которого подключен к первому выходу блока управления, третий вход — к выходу третьего регистра, первый выход— ко входу первого регистра, выход которого соединен с первым выходом устройства и со входом генератора контрольных сигналов, выход которого подключен к первому входу второго регистра, выход которого соединен со вторым выходом устройства, отличающееся тем, что, с целью повышения надежности устройства, оно содержит триггер, элемент НЕ, элемент И, четвертый, пятый и шестой регистры, две схемы сравнения, причем второй выход блока управления соединен с первым входом триггера, второй вход которого подключен ко второму выходу арифметического блока, а выход — ко входу элемента НЕ, выход которого соединен с первым входом элемента

И, второй вход которого подключен к третьему выходу блока обнаружения и коррекции ошибок, а выход — ко второму входу второго регистра, третий и четвертый выходы арифметического блока подключены соответственно ко входам четвертого и пятого регистров, выходы которых соединены соот769641

Составитель Т. Зайцева

Корректор 3. Тарасова

Редактор Л. Утехина

Заказ 1998/19 Изд. № 496 Тираж 673 Подписное

НПО «Поиск» Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2 ветственно с первыми входами схем сравнения, второй вход первой схемы сравнения подключен ко второму выходу блока обнаружения и коррекции ошибок, четвертый выход которого соединен со входом шестого регистра, выход которого подключен ко второму входу второй схемы сравнения, выходы первой и второй схем сравнения соединены соответственно со вторым и третьим входами третьего регистра.

Источники информации, принятые во внимание при экспертизе

5 1. Процессор ЭВМ ЕС-1020. P M. Асцатуров, В. П. Качков и др. М., «Статистика: >, 1975.

2, Патент США Ко 3573728, кл. 340 —146.1, опублик. 1969 (прототип).