Одноразрядный сумматор

 

Союз Советсиин

Социапистическин

Респубпии (6I ) Дополнительное к авт. свид-ву— (22) 3 »«0 0S.11.77 (21) 2539115/18-24 с присоединением заявки ¹ (23) П риоритет

Опубликовано 15.05.80, Бюллетень ¹ 18

Дата опубликования описания 16.05,80

G 06 F 7/385

Гееудерстееннмй комитет

СССР пв делам изобретений н открытий (5З) УЙK 681.325 (088.8) (72) .Автор изобретения

В. И. Кочергин (71) Заявитель (54) ОДНОРАЗРЯДНЫЙ СУММАТОР

t_#_0 JF

1 0

0 0

0 1

0 1

1 1

1 0

2 3

Изобретение относится к цифровой технике и предназначается, в основном, для применения в электроприводах с цифровым управлением.

Известны цифровые устройства электро- привода, где применяются многофазные кольцевые схемы делителей (счетчиков), имеккцие выходные шины прямоугольных напряжений фаз и цифровые выходные usaны (1) и (2).

Связь между сигналами положений триггеров (выходные сигналы многофазных напряжений) и цифровыми сигналами для трехфазного и пятифазного делителей приведены соответственно в табл. l и 2.

Таблица 1

734681

Таблица 2

Сигналы с т игге ов

Логическая

ЕЙ ифры функция

Q) Q 2

3 4

6 0

Q„„Ц

О

О

"2»

О

» »

О

О

»5»

О

1 "6

О г с э

Д Ц

4- 5

1 "7

О

1 "8"

О "9"

О

По аналогичному закону выполняются многофазные делители на 7, 9 ... триггерах.

Широко известны суммирующие устрой- Зр ства, где для работы с кодами, имеющими основание h 7 2, производится преобразование его в двоичный код, сложение чисел в двоичном коде и обратное преобразование из двоичного кода в исходный (3) .

Недостатком таких устройств является многократное преобразование кодов, что ведет к увеличению оборудования, и невысокое быстродействие устройства сум-4р мирования.

Наиболее близким к предлагаемому является. одноразрядный матричный сумматор для работы с кодами, имеющими основание VI 72. В состав сумматора входит квадратная матрица размерами И И в узJIBx . которой расположены двухкодовые элементы И, выходные шины которых соединены с выходными шинами этой матрицы через элементы ИЛИ I4).

Наряду с высоким быстродействием такого матричного сумматора в нем содержится большое количество элементов. Так, например, для сумматора десятичного кода (tl = 10) необходимо 100 логических элементов И с двумя входами и 10 элементов ИЛИ с десятью входами. Применение такого сумматора для приведенного в табл, 2 кода требует еще дополнитель ного преобразования сигналов триггеров

Q — Q в цифровые О" — "9" и после

1 суммирования обратного преобразования, Е(ель изобретения — сокращение количества оборудования.

Для достижения поставленной цели, одноразрядный сумматор, содержащий матрицу элементов И, первые входы которых соединены с первой группой входов матрицы, вторые входы — co вторыми группами входов матрицы, а выходы через группу элементов ИЛИ соединены с выходами матрицы, содержит блоки инвертирования, блок логического дешифрирования и блок сложения переноса, причем входы первого операнда сумматора подключены ко входам блока логического дешифрирования, выУоды которого соединены с первой группой входов матрицы, выходы которой подключены ко входам первого блока инвертирования, а вторая группа входов— с выходами второго блока инвертирования, входы которого подключены к выходам блока сложения переноса, входы которого подключены ко входам второго операнда сумматора, управляющие входы второго блока инвертирования и блока сложения переноса подключены ко входу переноса сумматора, управляющий вход первого блока инвертирования подключен к выходу управления блока логического дешифрирования.

5 7346

Не фнг. 1 приведена блок-схема одноразрядного сумматора на примере системы с Г1= 10 (табл. 2); на фиг. 2 - схема матрицы размером 5 х 5; на фиг„3 схема блока сложения переноса.

Сигналы Π— Q слагаемого А поступакт на входы блока 1 логического дешифрирования, который имеет выходные шины для сигналов

„0"÷„5"=0„0 4Q„Q

„2 Ч „7 =Q Я„Ч Q Q (3)

„3"ׄ8 = О Q V 0„Й (4)

„4V„9=0,Я,Ч00„(5) и выходную шину определения нечетности числа

Р=q q3Vq4qá /0„0 ЧО О„Ч4 0„ (6)

Выходные шины О" Ч "5 — 4 Ч "9 блока 1 логического дешифрирования соединены с первой группой входов квадратной матрицы 2, выходные шины которой через блок 3 инвертирования соединены с выходными шинами результата сложения 5 (A + В). Управляющий вход, блока 3 инвертирования соединен с выходной шиной

F блока 1 логического дешифрирования.

При наличии сигнале не входе Г = 1 все сигналы с выходных шин квадратной MEIT» рицы 2 передаются на выход сумматора с инвертированием. При отсутствии сигнала Г = Π— без инвертирования.

Сигналы Р, -Р слагаемого В поступают на входы блока 4 сложения переноса, выходные шины которого через блок 5 инвертирования соединены со второй группой входов квадратной матрицы 2, а управляющий вход ьблока 4 сложения переноса и

40 управляющий вход блока 5 инвертирования соединены со входом переноса сумматора С.

В узлах матрицы 2 расположены логические элементы И 6-30 с двумя входа45 ми. Первые входы элементов И 6-10, 11-15, 16-20, 21-25, 26-30 соедине((и ны соответственно с шинами Р, Р, и II

Р1, Р4, P- числе В. Вторые входы элементов И 6, 12, 18, 24, 30 соединены

50 с входной шиной "О" Ч 5 числа А- Вторые входы элементов И 7, 13, 19, 25, 26 соединены с входной шиной 1" Ч "6 элементов И 8, 14, 20, 21, 27 — с шиной 2" V 7", элементов И 9, 15, 16, 22, 28 — с шиной "3 Ч "8, элементов

И 10, 11, 17, 23, 29 - с шиной 4" Ч 9 .

Выходы элементов И 6, 1 1, 16, 21; подключены ко входам элементе ИЛИ

81 6

31, выход которого соединен с шиной 5 результата сложения (А + В). Аналогичным образом выходы элементов И 7, 12, 17, 22, 27 соединены через элемент

ИЛИ 32 с шиной S,g элементов И 8, 13, 18, 23, 28 через элемент ИЛИ 33 — с шиной 5 элементов И 9, 14, 19, 24, 29 через элемент ИЛИ 34 — с шиной S

I элементов И 10, 15, 20, 30 через элемент ИЛИ 35 — с шиной 5 .

Входная шина сигнала переноса с соединена с первыми входами элементов И

36-40 блока 4 сложения переносе, а через элемент НЕ 41 с первыми входами элементов И 42-46. Вторые входы элементов И 36, 42 соединены с входной шиной Р числа В, элементов И 37, 43 — шйной Р, элементов И 38, 44— шиной Р, элементов И 39, 45 — шиной

Ъ

Р4, элементов 40, 46 — шиной Р, Выходы элементов И 40, 42 соединены через элемент ИЛИ 47 с выходной шиной

Р, элементов И 36„43 через элемент

ИЛИ 48 — с шиной Р, элементов И 37, л ° 44 через элемент ИЛИ 49 — с шиной Р

3 элементов И 38, 45 через элемент ИЛИ

50 — с шиной Р, элементов И 39, 46

1 ерез. элемент ИЛИ 51 — с шиной Р>.

Рассмотрение работы сумматора начнем со случая, когда слагаемое А задается кодом для цифры "О, а слагаемое

Ь последовательно изменяет код от цифры

"0 до "9.

Пусть также не входной шине С нет сигнала переноса (C=0).

Тек как -С = О, то не первые входы элементов И 42 46 блока 4 сложения переносе подается сигнал. При этом на втсрые входы этих элементов поступают соответственно сигналы с шин Р -Р слага4 емого B. Следовательно, сигналы шин

Р -P слагаемого В будут переданы на

5 выходные шины блока 4 сложения переноса без изменения. Блок 5 инвертирования также при С=О передает эти сигналы на входные шины квадратной матрицы 2 без изменения.

При цифре «0» слагаемого А на выходной шине О" Ч 5 блоке 1 югического дешифрирования появляется сигнал, который поступает на вторые входы элементов И 6, 12, 18, 24, 30 квадратной матрицы 2, Не выходной шине блока 1 логического дешифрирования при этом сигнала не будет (= О), так как цифра Π— четная и блок 3 инвертирования будет пропускать сигналы с выхода не выход без инвертирования. Поскольку в квад

7 346 ратной матрице 2 на вторых входах элементов И 6, 12, 18, 24, 30 имеются сигналы, код слагаемого В будет пере.дан на выход сумматора сложения без из-. менения, что соответствует сложению с

5

Теперь рассмотрим работу сумматора, когда слагаемое А задается кодом для цифры "1" при С=О. о

Так как цифра 1 нечетная, выходной сигнал блока 1 логического дешифрирования в соответствии с функцией (6) Р-- 1.Следовательно, блок 6 будет пропускать сигналы с входа на выход с инвертированием. При цифре 1 слагаемого A на выходной шине 1" М "6 блока 1 появляется сигнал, который поступает на вторые йиаграмма 1

Передача с инвертированием

1 1 1 1 1 О 0 О 0 О

1 О О О О О 1 1 1 1

О О 1 1 1 1 1 О О О

1 1 1. О О О О О 1 1.

О О О О 1 1 1 1 1 О

О" 1 2 . 3" 4" ".5 ™6" 7 8 9 входы элементов И 36-40 блока 4 сложения переноса и управляющий вход блока 5.

Работа блока 4 сложения переноса с последовательно соединенным с ним блоком 5 при этом полностью совпадает с диаграммой 1 сложения с единицей, что требуется для правильного функционирования сумматора.

Аналогичным образом можетбыть представлена работа сумматора, когда слагаемое А имеет цифру "2, В этом случае

Р=О и блок 3 инвертирования осуществляет передачу сигналов с входа на выход 50 без изменения.

На диаграмме 2 представлена работа сумматора для этого случая.

Работа сумматора при других цифрах слагаемого В очевидна из рассмотренных выше примеров.

Если на сумматор подается сигнал переноса C=-l, то он поступает на первые

За счет использования в схеме сумматора матрицы размером (п/2) (и l 2) происходит сокращение количества элементов, составляющих схему сумматора.

1 1 О 1 0 О

0 1 О 1 О 9"

0 1 О 1 1 8

О 1 О О 1 7"

О 1 1 О 1 "6"

О О 1 О 1 "5""

1 О 1 0 1 4

1 О 1 О О "3

1 О 1 1 О 2У

1 0 О 1 О 1

81 8 входы элементов И 7, 13, 19, 25, 26 квадратной матрицы 2. Через эти элементы И и последовательно соединенные с никими элементы ИЛИ входные сигналы пе редаются на выходные шины сумматора сложения в соответствии с диаграммой

1. Элементы, осуществляющие передачу с инвертированием кодов цифр слагаемого

3 с входных шин сумматора на выходные, изображены на диаграмме крестиками в соответствующих узлах квадратной сетки. С первой стороны квадратной сетки в столбцах представлены коды цифр слагаемого В от 0" до "9". Над квадратной сеткой в строках снизу вверх изображены коды цифр результата сложения цифры 1" слагаемого A с цифрами от

О" до 9" слагаемого В.

73 а681

Йиаграмма 2

<л

Передача без инвертирования

1 1 1 1 1 0 0 0 0 0

1 0 0 0 0 0 1 1 1 1

0 0 1 1 1 1 . 1 1 1 1

1 1 1 0 0 0 0 0 1 1

0 0 0

«0» «1««2«

Формула изобретения

Одноразрядный сумматор, содержаший матрицу элементов И, первые входы кото-30 рых соединены с первой группой входов матрицы, вторые входы - со вторыми группами входов матрицы, а выходы через группу элементов ИЛИ соединены с выходами матрицы, о т л и ч а ю ш и и с я тем, что, с целью сокрашения количества оборудования, сумматор содержит блоки инвертирования, блок логического дешифрирования и блок сложения переноса, причем входы первого операнда сумматора 4< подключены ко входам блока логического дешифрирования, выходы которого соединены с первой группой входов матрицы, .выходы которой подключены ко входам первого блока инвертирования, а вторая груп-45 па входов — с выходами второго блока инвертирования, входы которого подключены

1 0 0 1 0 "1

1 1 1 0»Э"

0 1 0 1 0 9

0 1 0 1 1 8

0 1 0 0 1 7

0 1 1 0 1 6

0 О 1 0 1 5"

1 0 1 0 1 4"

1 0 1 0 0 ."3

1 0 1.1 0 "2

0 1 1 1 1 1 0 3 4 5 6 7 «8 9" к выходам блока сложения переноса, входы которого подключены ко входам второго операнда сумматора, управляюшие входы второго блока инвертирования и блока сложения переноса подключены ко входу переноса сумматора, управляюший вход первого блока инвертирования подключен к выходу управления блока логического дешифрирования.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 532163, кл. Н 02 М 7/537, 1974.

2. Авторское свидетельство СССР № 517124, кл. Н 02 М 7/537, 1974.

3. Шагурин И. И. Транзисторно-транзисторные логические схемы. М., "Сов. радио, 1974, с. 142.

4. Карцев М. А. Арифметика цифровых машин, М„"Наука«, 1969, с. 177, рис. 2-21 (прототип}.

734681

Составитель В, Березкин

Редактор В. Зарванская Техред,М. Кузьма Корректор М. Пожо

Заказ 2222/11 Тираж 751 Поддисное

БНИИПИ.Государственного комитета СССР по делам изобретений и открытий

113035, Mocha Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4