Преобразователь двоично-десятичного кода в последовательный двоичный код

Союз Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

< п 720424 (61) Дополнительное к авт. свид-ву (22) Заявлено 210575 (21) 2136416/18-24 с присоединением заявки ¹ (23) Приоритет— (51)м. ) л.2

G 06 F 5/02

Государственный комитет

СССР по делам изобретений и открытий

Опубликовано 0503.80,Бюллетень ¹ 9 (S3) УДК 691. 325 (088. 8) Дата опубликования описания 080380

Н.Л. Емельянов, Н.Н. Дивин и Н.В. Корнилов (72) Авторы изобретения (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНΠ— ДЕСЯТИЧНОГО

КОДА В ПОСЛЕДОВАТЕЛЬНЬЙ ДВОИЧНЫЙ

Изобретение относится к цифровой. вычислительной технике, может быть использовано в вычислительных машинах и специализированных автоматических устройствах.

Известен преобразователь двоичнодесятичного кода в двоичный, содержащий регистр входноГо кода, формирователь эквивалентов, распределитель импульсов, суммирующую тетраду и

10 выходной регистр (1) .

Недостатком известного устройства является невозможность преобразования отрицательных чисел, относительно большой объем аппаратуры и низкое 15 быстродействие, являющееся результатом посдедовательного анализа всех двоичных разрядов для каждого десятичного разряда.

Наиболее близок к предлагаемому 20 преобразователь двоично-десятичного кода в двоичный, содержащий регистр входного кода, распределитель импульсов, сумматор, регистр сумматора и формирователь поразрядных эквивалентов, первая группа входов которого соединена с выходами регистра входного кода, вторая группа входов с выходом распределителя импульсов, а выходы формирователя соединены 30 с первой группой входов сумматора,. выходы которого соединены со входами регистра сумматора 2 .

Недостатком этого устройства является невозможность преобразования отрицательных чисел и сравнительно большой объем аппаратуры, связанный с использованием полноразрядного сум матора.

Цель изобретения — упрощение устройства и обеспечение воэможности преобразования отрицательных чисел.

Цель достигается тем, что в устройство введены дополнительный регистр, входы которого соединены с первой группой выходов регистра сумматора, а выходы — со второй групгой входов сумматора, триггер знака, два элемента И и выходной элемент

ИЛИ, входы которого соединены с выходами элементов И, первые входы которых соединены с выходами триггера знака, вторые входы элементов

И соединены с выходами младших перво— го и второго разрядов регистра сумматора соответственно, вход переноса сумматора соединен с едини"ным выходом триггера знака.

Формирователь пора зрядных зкннна— лентов содержит группу элементов, 720424 группу элементов ИЛИ и сумматор количества единиц, входы которого соединены с выходами элементов ИЛИ.г входы элементов ИЛИ соединены с выходажг элементов И.

На фиг. 1 приведена структурная электрическая схема преобраэоватеггя.

Преобразователь содержит сумматор 1, формирователь поряэрядных зкнивалентон 2, регистр входного кода

3, распределитель импульсов 4, ре-. гистр суюлатора 5, элементы И 6, 7, выходной элемент 8, триггер знака. 9, регистр 10, блок выделения переднего фронта импульса 11, блок выделения .заднего фронта импульса 12.

На фи г. 2 приведена структурная электрическая схема формирователя поразрядных эквивалентов для четырехраэрядного двоично-десятичного числа.

В таблице 1 приведены двоичные эквиваленты дноиМно-десятичных чисел.

Таблица 2 иллюстрирует процесс преобразования числа 6975 соответственно н прямой и дополнитель" ный двоичный код.

В приложении приведен алгоритм преобразования дноично-десятичногс числа в двоичный код.

Преобразователь построен следующим Образом: входы К-разрядного сумма "Ора 1 (слагаемое А) соединены с ныходагя формирователя поразрядных эквивалентов 2., Количество выход-.ü формирователя, а следовательно Разрядность сумматора зависит только от разрядности преобразуемого дноич"но-десйтичного кода. Входы формирователя 2 соецинены с Одной сторонЫ с выходами регистра входного кода 3. а с другой с ороны — с ныхоцами распределителя импульсов 4, коли-. чество выходов которого равно числу разрядов преобразованного двоичного кода . Выход каждого разряда сумматОра с учетом переноса соединен с нходом cоотне . Отвующегс разряда г истра сугЯлатор а 5 . ВыхОДы младше г разряда регистра 5 через элементы

И 6, 7 соединены с выходным элемен-том 8. Вторые входы элементов И соединены с выхоц ами три ггера э нека преобраэ JJGMo viIOJIG 9. Единичный

ВыхОд три Ггера э н ака подключен Ко входу переноса первого разряда сумматора. Остальные разряды регистра сумматора подключены ко входам регист ра 10,, предназначенного для хранения второго слагаемого (В ) . Выходы регистра 10 соединены со входами сумматора.

Предлагаемое устройство работает следующим образом. По команде Начало преобразования одиночный импульс устанавливает в нулевое состояние распределитель импульсов 4 и регистры 5, 10. Временной распределитель начинает пропускать на свой вход непрерывную последовательность импульсов выделенных по заднему фронту импульсов нходной частоты с помощью блока 11.

В первом столбце табл. 1 представлены веса каждого разряда дноичнодесятичного кода. В перной строке расположены номера разрядов двоичного кода, во втором — их веса. На поле табл. 1 — нес каждого двоично-десятичного разряда, а также вес знака, расположенного н последней строке, предстанлены в двоичном коBG °

Для преобразования двоично-десятичного кода н последовательный двоичный код достаточно сложить в двоичной системе значения разрядов двоично-десятичного кода в каждогл вертикальном столбце, начиная со второго, с учетом суммы в предыдущем столбце со сдвигом ее на один разряд вправо.

Первым импульсом (5„, после прихода команды Начало йреобразования на выходе 1Ц распределителя импульсон возникает сигнал, с помощью которого опрашивается состояние разряда а, 2 ° 10 дноично-десятичного кода и значение триггера знака о

Если преобразуемое число отрицательное, значение триггера знака равно единице.

На выходе формирователя образуется двоичный К-разрядный код (слагаемое А), равный значению разряда а," 2 . 10 . В зто время на вторые нхоа Q ды сумматора поступает двоичный код регистра 10, равный нулю (слагаемое

Б) . После сложения двух слагаемых (А и B) с учетом знака на выходе сумматора получается код, равный эначеQ о нию разряда ал ° 2 10 или а,2 ° 10 +

+1 2 при отрицательном преобразуемом числе. Этот код записывается вторым импульсом f выделенным по переднему фронту из входной частоты блоком 12, н регистр 5, значения младшего раэряда которого поступают соответственно на входы элементов

И 6 н 7, управляемые триггером знака 9. Вторым иг"-,ульсом f <„ cocòoÿчие регистра 5 переписывается в регистр 10 беэ младшего разряда.

По сигналу " 2Ц распределителя импульсов начинаеrcR формирование второго двоичного разряда, для чего опрашивается в соответствии с табл. 1 значение разрядов в; 2 10 а, ° 2 10 и значение триггера знака. Если значении раэрядон равны единице, двоичный к — разрядный код слагаемого А равен двум.

Слагаемое В н этом случае зависит от знака преобразуемого числа и может принимать значения О или 1 . Третьим импульсом f „сумма

cr.àãàGèûõ А и В с учетом знака эа720424 писывается в регистр 5. Дальнейшая работа преобразователя аналогична описанной. Преобразователь опрашивает разряды двоично-десятичного кода по сигналам распределителя импульсов в соответствии с табл. 1, складывает и выдает:значения разрядов. Допустим, необходимо преобразовать положительное двоично-десятичное число

3н 14с ) 4а4 1зсз)э5аз и с Ь2а с 1с ) а

N - =0 0110 1001 0 111 0101

° 10 ° 10 ° 10 ° 10

При преобразовании максимального четырехзначного двоично-десятичного числа получается 14-разрядный двоичный код, следовательно, временной распределитель должен вырабатывать четырнадцать циклов.

Максимальное число.на выходе фор- Щ мирователя равно шести, что определяется седьмым и девятым столбцами табл. 1, в которых при определенном двоично-десятичном коде будет шесть одновесовых единиц Следовательно, д слагаемое А будет представлейо. в виде трехразрядного двоичного ко. да.

Формирователь поразрядных эквивалентов (Фиг. 2) содержит группу 13 gg элементов И, ko входам которых подключены выходы регистра входного кода и определенные выходы распределителя импульсов, группу 14 элементов

ИЛИ, входы которых соединены с выходами элементов И, и сумматор количества единицы 15 ..

В табл. 2 подробно отображен процесс,преобразования - положи тельного и отрицательного чисел.

Дополнительный код р-разрядного двоичного числа равен прямому коду этого числа nmcc p-разрядный двоичный код с единицами во всех разрядах с последующей инверсией.

В связи с этим на вход переноса (P) младшего разряда сумматора постоянно подается значение триггера знака. В столбце 36 таблицы 2 размещен дополнительный двоичный код отрицательного преобразуемого числа

N1) -- 10 010 011 000001

Из определения: 100000000000000, 0110110011111.

10010011000001

Устройство может выполнять преобразование как положительных, так и отрицательных чисел. Количество оборудования в нем сокращено в несколько раз благодаря замене полноразрядного сумматора сумматором с небольшой разрядностью при сохранении того же быстродействия. Преобразование совмещается с выдачей разрядов результата.

720424

14

Формула изобретения фиг. l

1. Преобразователь двоично-десятичного кода в последовательный двоичный, содержащий регистр входного кода, распределитель импульсов, сумматор, регистр сумматора и формирователь поразрядных эквивалентов, первая группа входов которого соединена с выходами регистра входного кода, вторая группа входов — с выходами распредели-1О теля импульсов, а выходы формирователя соединены с первой группой входов сумматора, выходы которого соединены со входами регистра сумматора, о т л ич а ю шийся тем, что, с целью упрощения схемы и обеспечения воэможности преобразования отрицательных чисел, в него введены дополнительный регистр, входы которого соединены с первой группой выходов регистра сумматора, а выходы — со второй груп- 20 пой входов сумматора, триггер знака, два элемента И и выходной элемент

ИЛИ, входы которого соединены с вы— ходами элементов И, первые входы которых соединень. с выходами три rrepa з нака, вторые входы элементов И соедин ены с выходами младши х перво го и второго разрядов регистра сумматора соответственно, вход переноса сумматора соединен с единичным выходом триггера знака.

2. Преобразователь по и. 1, о тл и ч а ю шийся тем, что, в нем формирователь порязрядных эквивалентов содержит группу элементов

И, группу элементов ИЛИ и сумматор количества единиц, входы которого соединены с выходами элементов ИЛИ, входы элементов ИЛИ соединены с выходами элементов И.

Источники информации, принятые Во внимание при экспертизе

1. Авторское свидетельство СССР

Р 393739, кл. С 06 F 5/02, 1971.

2. Авторское свидетельство СССР ,,9 470803, кл. G 06 F 5/02, 1973.

720424 oc —: авит ель l4, ApEIIaacKHA

Техреду С . Пе„.еза Корректор ь ..и:емчик

Редактор Б. Федотов

Филиал ППП Патент, -,. ужгород, ул. Проектная, 4

Заказ 10220/34 Тираm 751 Подннсное

ЦНИИПИ Государственнож оьытета СССР но делам изобрет: †..íèé и открытин

113035„ Москва, Ж-35,. Раутлскал наб °, д. 4/5