Устройство для умножения

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ в

Союз Соввтскик

Сощ4алистическик

Реевублик

<1705448 р )М, Кл.2-(61) Дололииталвноа и авт. саид-ау (22) веяелеио040178 (21) 2566798/18-24

С ЛРИСОЕДИНВНИВМ ЗаЯВКИ Йо

G 06 Р 7/39

Государственный комнтет

СССР но делам нзобретенн и н открытнй (23) Приоритет

Олубликовено25.1279. Бюллетень ИУ 47 (53) УДИ 681. 325 ° (088. 8) Дате опубликования описания 28.1 2.79 (72) А@ТЩ>Ы Б,-П.Б. Беляускас, P.È. Валаткайте, A,К, Кирвайтис, ИЗОбрЕтЕИИй Д.К.Лукшене, A.ff.Îòàñ и К,-P.C.Ñâåòèêàñ (71} зелвит®ль специальное конструкторское бюро вычислительных машин (5 4) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

Изобретение относится к области цифровой вычислительной техники и может быть использовано в устройствах для умножения и деления десятичных чисел, представленных в байтном

5 формате.

Известны устройства для умножения, в которых цифры умножаемых чисел обрабатываются параллельно (1) и 12).

Данные устройства обладают большим быстродействием эа счет расширения аппаратуры.

При обработке данных переменной длины аппаратура должна соответствовать максимальной длине данных и, следовательно, при обработке данных, длина которых не является максимальной, часть аппаратуры не используется. В этом заключается недостаток этик устройств.

Наиболее близким техническим решением к данному является устройство для умножения арифметического устройства процессора вычислительного комплекса М5000/4/, в котором одним байтом кодируются две цифры E3).

Однако параллельная обработка в нем двух цифр в операциях, требующих сдвига обрабатываемых данных на одну цифру (в частности,в опера- . 30 ции умножения), невозможна по той причине, что после сдвига на одну цифру один полубайт выходит из состава байта и в диспозиции обрабатывающего устройства остается только один полубайт (одна циФра), над которым может проводиться операция.

Это обстоятельство значительно снижает скорость выполнения операций умножения и деления десятичных чисел при обработке их последовательно побайтно.

Целью предлагаемого изобретения является увеличение быстродействия устройства для умножения путем обеспечения параллельной обработки обоих полубайтов.

Это достигается тем,что в устройстве. для умножения, содержащем сумматор, регистр промежуточных сумм, счетчик множителя, дешифратор множителя, коммутатор, узел управления сдвигом, счетчик адреса и одностороннюю память, причем выходы коммутатора подключены ко входам сумматора и счетчика множителя, выходы сумматора подключены ко входам регистра промежуточных сумм, выходы которого подключены к другим входам сумматора, управляющий

705448 вход коммутатора подключен к выходу узла управления сдвигом и ко входу односторонней памяти,,другие входы которой соединены с выходами дешифратора множителя, входы которого подключены к выходам счетчика множителя, вычитающие входы которого подключены .к выходам дешифратора множителя, которые подключены..ко входам узла управления сдвигом, выходы односторонней памяти соединены со входами счетчика адреса, входы и выходы регистра промежуточных сумм соединены со входами и выходами устройства, введены второй счетчик адреса и буферная память, информационные входы которой соединены с выходами регистра промежуточных сумм, выходы соединены со входами коммутатора, а адрес ные входы подключены к вйходам пе1 вого и второго счетчиков адреса, подключены к выходам. односторонней памяти, Иа чертеже представлена блоксхема устройства для умножения.

Устройство содержит сумматор 1 предназначеьяый для обработки информации по одному байту, т,е. по 2 десятичные цифры, регистр 2 промежу точных сумм, предназначенный для связи с оперативной памятью в ка.честве промежуточного регистра и для н капливания промежуточных сумм в операции умножения, буферную память 3 для хранения исходных данных операций, в которой байты данных хранятся в виде полубайтов в двух самостоятельно адресуемых ее частях, коммутатор 4, своими входами подключенный к выходам сумматора 1, счетчики 5 и 6 для хранения адреса полубайтов буферной памяти 3, узел 7 управления сдвигом, своим выходом подключенный к управляющему входу коммутатора 4, одностороннюю память

8 для формирования начальных адресов полубайтов, выходы которой подключены к счетчикам адреса 5 и 6 для хранения очередного байта множителя, причем входы счетчика 9 множителя подключены к выходам коммутатора 4, дешифратор 10 множителя, .причем входы дешифратора множителя 10 подключены к выходам счетчика 9 множителя, а выходы соединены со входами односторонней памяти, 8, к которой подключен также выход узла 7 управ- „ ления сдвигом, выходы дешифратора множителя 10 подключены также ко входам узла 7 управления сдвигом и к вычитающим входам счетчика множителя 9, выходы счетчиков адреса 5 и 6 подключены к адресным входам буферной памяти 3, к информационным входам которой подключены выходы регистра 2, входы сумматора

1 подключены к выходам регистра 2 и коммутатора 4.

УстРойство работает следующим образом.

В начале операции умножения Множитель и множение поступают из оперативной памяти (на чертеже не йоказано) на входы устройства для умно= жения, а с них — на регистр 2 промежуточных сумм, откуда переписываются в буферную память 3. Каждый байт множителя и множимого имеет свой адрес, по ;оторому он хранится в буф рной памяти 3 и выбирается иэ нее по полубайтам; один полубайт по адресу в счетчике 5,а другой — по адресу в счетчике 6. Начальный адрес полубайта данных на счетчики 5 и 6. поступает с выхода односторонней памяти 8. Для ускорения операции умножения в буферную память 3 заносится также двойное множимое. Умножение чисел производится последовательно по одному байту, множимое выбирается из буферной памяти 3, промежуточные суммы произведения хранятся на регистре 2, а очередной байт множителя записывается в счет-. чик 9 множителя. Если умножение ведется с младших разрядов, то дешифратор 10 множителя проводится анализ младшей цифры байта множителя . Если цифра множителя больше единицы, формируется со,ответствующий сигнал, по которому односторонняя память 8 записывает в счетчики 5 и 6 начальный адрес двойного множимого; если цифра мно-. жителя равна единице, то с дешифратора 10 поступит. сигнал, по-которому в счетчики 5 и 6 будет внесен начальный agfpec однократного множимого, В соответствии с этими адресами .40 из буферной памяти 3 выбираются полубайты младшего байта двойного (или однократного, в зависимости от величины цифры множителя) множимого и через коммутатор 4, который в данный

45 момент не изменяет входной информации,подается на вход сумматора 1.

Первая промежуточная сумма произведения получается при сложении множимого с нулем, т.е. содержимое выхода

50 буферной памяти 3 просто пересылается в регистр данных 2. Содержимое счетчиков адреса 5 и 6 уменьшается на единицу после выбора очередного байта из буферной памяти, что обуслав ливает выборку следующего более старшего байта множимого. в следующем такте. Таким образом, все множимое пересылается на регистр 2. При пересылке последнего байта множимого в регистр 2 счетчики адреса 5..и 6

6О приходят-в исходное состояние, причем дешифратор 10 множителя вырабатывает сигнал, уменьшающий содержимое счетчика 9 множителя на 1 или на 2, в зависимости от выборки байтов одно65 кратного или двухкратного множимого,.

705448 и a зависимости от значения изменен- ной цифры выдает сигнал, согласно которому односторонняя память 8 записывает в счетчики 5 и 6 начальный адрес однократного или двойного множимсго. При это л однократное или 5 двухкратное множимое выбирается побайтно иэ буферной памяти 3, начиная от младших байтов, и складывается с промежуточной суммой, побайтно поступающей иэ регистра 2 в сумматор )Q

1. Результат, т.е. новая промежу.точная сумма, полученная в сумматоре l, возвращается побайтно в регистр

2 на место байтов, подвергшихся обработке. Умножение на младшую цифру множителя. продолжается до тех пор, пока она не становится. равной нулю, При этом дешифратор 10 переходит на анализ старшей цифры множителя и по ее значению выдает сигнал, определяющий для односторонней памяти 8 запись начального адреса одноБайты данных форме

Ь„Ь.„

Ь1 ее °

bî в счетчике а а4 а, „а»

bÎ bÐÎ b2O1 Ь1 а (1 а

Ь а,Ъ, а,Ь2... а 1Ь„a„o о следующего байта множителя записы50 вает одинаковый начальный адрес. полубайтов в оба счетчика 5 н б.

При умножении на следующий байт множителя промежуточная сумма в регистре 2 сдвигается на 1 байт

55 вправо. Само умножение происходит аналогично, т.е, при уменьшении на младшую цифру байта множителя байты множимогО выбираются полубайтно нэ буферной памяти 3 в соответствии с совпадающим содержанием счетчиков адреса 5 и б и суммируются с байтами промежуточной суммы, а при умножении на старшую цифру байта множителя байты множимого перед суммиро65 ванием с байтами промежуточной суммы преобразуются вьпаеописанным образом

Байты данных в буферной памяти 3 по совпадающим адресам . в счетчике

Данные на выходе буферной памяти 3 при опережении адресом в счетчике 5 на единицу адреса в счетчике б ° ° ° ° ° ° е ° ° ° ° ° е ° ° ° ° ° ° ° °

Данные на выходе коммутатора 4 ..... ° .......,........

Байту придается форма Ь„01 ° где Ь1 — старший полубайт, а а;— младший полубайт. После сдвига множимого его байты принимают форму а1-1 Ь1 .

Суммирование таким образом сформованных байтов с байтами промежуточной сумки осуществляется так, как Й при умножении на младшую цифру множителя. Когда старшая цифра множителя становится равной нулю, сигнал на выходе узла 7 управления сдвигом исчезает, При этом коммутатор 4 возвращается на режим, в котором выход буферной памяти 3 пере. — . дается беэ взаимоэамены полубайтов, :а односторонняя память 8 после поступления на счетчик, 9 множителя кратйого или двойного множнмого в счетчики 5 и б. Этот сигнал поступает также на вход узла 7 управления сдвигом. На другой вход этого узла поступает. сигнал с дешиЖратора 10 множителя, индицирующий превращение в нуль младшего полубайта множителя.

Под воздействием выходного сигнала узла 7 управления сдвигом односторонняя память 8 меняет начальный адрес старшего полубайта так, чтобы он опережал на единицу начальный адрес младшего полубайта. Коммутатор

4 под воздействием управляющего сигнала осуществляет вэаимоэамену полубайтов, выбранных по соседним адресам в результате чего получается байт, представляющий полный байт множимого, сдвинутого на одну цифру ° . Формирование байтов данных, сдвинутых на одну:.цифру, иллюстрируется следующей таблицей, 705448в байты множММого", "сдвинутого йа один полубайт.

Описанное преобразование байтов исходных данных в байты, получаемые при сдвиге данных, представленных в байтйом Формате, на одну цифру, позволяет обрабатывать информацию по полному байту и тем самым повысить скорость такой обработки не

" только при. проведении операций умнб"жения, но и при выполнении деления и других операций, требующих сдвига данных на одну цифру.

Формула изобретения

Устройство для умножения десятичных чисел, содержащее сумматор, регистр промежуточных сумм, счетчик множителя, коммутатор, узел управления су1вйгом, счетчик адреса и одностороннюю память, причем выходы комму

ТКТора-ïîäêëþ÷åíû fco входам сумМатора и счетчика множителя, выходы сумматЬра йодключены ко вхб4ам регистра промежуточйых сумм, выходы которого подключены к другим входам сумматора, управляющий вход коммута-, тора подключен к вйходу узла управления сдвигом и ко входу односторонней памяти, другие входы

"которой соединены c выходами MHQ жителя, входы которого подключены к "выходам счетчика множителя, вычи:тающие входы которого подключены к выходам дешифратора множителя, которые подключены ко входам узла управления сдвигом, ныхбды односто5 ронней памяти соединены со входами счетчика адреса, входы и выходы регистра промежуточных сумм соединены со входами и выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в устройство введены второй счетчик адреса и буферная память, информационные входы которой соединены с выходами регистра промежуточных сумм, выходы соединены со входами коммутатора, а адресные входы под- ключены к выходам первого и второго .: счетчиков адреса, входы второго счетчика адреса подключены к выхо-.дам односторонней памяти.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР р 468239 кл.б 06 Г 7/39, 1972, 2. Авторское свидетельство СССР . Р 510714, кл.G 06 F 7/52, 1974.

3. ПВК Ы5000. Процессор Р121. Техническое описание 133.030.006 Tol

СКБВМ, 1973 (прототип) °

ЦНИИПИ Заказ 8032/52

Тираж 780 Подписное

ФИлиал ППП Патент, r; Ужгород, ул, Проектная,4