Цифровой умножитель частоты

i

О П И С А - Н И

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

О6О9

Союз Советских

Социалистических

Республик (6l} Дополнительное к авт. свна-ву (22) Заявлено 15.08.77 (21) 2515949/18-09 с присоединениеьв заявки №вЂ” (23) Приоритет— (5l) М. Кл

Н 03 В 19/10

Государственный квинтет

СССР ае делам изабрвтвннЯ н еткрмтий

Опубликовано 05.10.79. Бюллетень № 37 (53) УДК 621.374..4 (088.8) Дата опубликования описания 15.10.79

В. В. Смеляков, В, И. Бармин, А. И. Алисейко, Ю. Г. Ольховский, Л, Р. Ноткин, Л. Н. Герцигер и Л. Е. Шахновский (72) Авторы изобретения (71) Заявитель (54) ЦИФРОВОЙ УМНОЖИТЕЛЬ ЧАСТОТЫ

Изобретение относится к радиотехнике н может использоваться в информационно-измерительных системах различного назначения.

Известен цифровой умножитель частоты, содержащий последовательно соединенные формирователь импульсов, блок управления, первый 3 вентиль, первый делитель частоты, выход которого подключен к второму входу блока управления, первый регистр памяти, первую схему переноса, второй делитель частоты н элемент И, к выходу которого, являющееауся выходом 10 цифрового умножителя частоты, подключен через элемент ИЛИ другой вход первой схемы переноса, последовательно включенные между выходом первого и другим входом второго делителя частоты второй регистр памяти, дру- . вЗ гой вход которого соединен с входом второго и выходом первого вентилей, вторая схема переноса, другой вход котомкой соединен с выходом элемента И, параллельный сумматор, другой вход которого соединен с выходом третьей схе- зВ мы переноса, триггер задержкй и третий вентиль, а также генератор импульсов эталонной частоты, выход которого соедйнен с вторыми входами триггера задержки, первого и третьего вентилей, при этом выход блока управления соединен с входом третьей схемы переноса, с вторыми входами второго вентиля и элемента

ИЛИ и с третьим входом третьего вентиля (1).

Однако данный умножитель имеет невысокую точность умножения.

Цель изобретения — повышение точности умножения.

Для этого в цифровом умножителе частоты, содержащем последовательно соединенные формирователь импульсов, блок ynpassteww, первый вентиль, первый делитель частоты, выход которого подключен к второму входу блока управления, первый регистр памяти, первую схему переноса„второй делитель частоты и элемент И, к выходу которого, являющемуся выходом цифрового умножителя частоты,подключен через элемевгг ИЛИ другой вход первой схемы переноса, последовательно включенные между выходом первого и другим входом второго делителем частоты второй регистр памяти, другой вход которого соединен с входом второго н выходом первого вентилей, вторая схей-оп

3 69060 ма переноса, другсй вход которой соединен с выходом элемента И, параллельный сул1матор. другой вход которого соединен с выходом третьей схемы Tiepenoca, триггер задержки и третий вентиль, а также генератор импульсов эталонно.. частоты, выход которого соединен с вторыми входами триггера задержки, первого и третьего вентилей, при этом выход блока управления соединен с входом третьей схемы переноса, с вторыми входами второго вентиля и 10 элемента ИЛИ и с третьим входом третьего вентиля, между выходом второго вентиля и йругим входом третьей схемы переноса включены последовательно соединенные триггер и регистр сдвига, вторые входы которых подклю- !5 чены к выходу блока управления, при этом тре тий вход блока управления соединен с выходом параллельного сумматора.

На чертеже изображена структурная электрическая схема предложенного умножителя. 20

Цифровой умножитель частоты содержит формирователь 1 импульсов, блок управления 2, вентили 3, 4, 5, делители 6, 7 частоты, регистры 8, 9 памяти, схемы переноса 10, 11, 12, эле- мент И 13, элемент ИЛИ 14, параллельный сумматор 15, триггер 16 задержки, генератор 17 им пульсов эталонной частоты, триггер 18 и регистр

19 сдвига.

Умножитель работает следующим образом.

В исходном состоянии регистры 8, 9, 19, де- Зо лители 6, 7, а также триггеры 16 и 18 находятся в нулевом состоянии. Все вентили 3, 4, 5 закрытй. Коэффициент деления делитеЛя 6 устанавливаем равным К. При нажатии кнопки

"пуск", находящейся в блоке управления 2, 35 полдготавливается к работе формирователь 1.

При переходе умнбжаемого сигнала, имеющего частоту f„, через нулевое значение, блок упраВления 2 вырабатывает сигнал Ч, „, что приводит к открытию вентилей 3 и 4. ИмнульсЫ с 40 частотой fo начинают поступать в делитель 6 и регистры 8 и 19. При поступлении первого выходного импульса иэ делителя 6 на вход блока управления 2, последний вырабатывает сигнал Ч,, по которому вентиль 4 закрывает- 45 ся. Таким образом, в регистре 19 зафиксировак к-

ИО числО, если К вЂ” четное число или если К вЂ” йечетное ЧИСЛО.

Следующим импульсом Чг блока управления

2 содержимое регистра 19 переносится в парал- 50 лельный сумматор 15. За время первого перио1 да Т, „= — — импульсы с частотой fp поступа1 ют н"прерывно как в делитель 6, так и в ре55 . гистр 8, но с каждым выходным импульсом делителя 6 показания регистра 8 сбрасываются в нуль, В итоге к концу первого периода в

° -tнем бчдет зафиксировано число Лл, накоплен9 4

Нос 3d промежуток времени оТ момента последнего выходного импульса делителя 6 до конца первого периода Т » То же самое число Лп будет зафиксировано и в делителе 6.

В регистр 9 поступают выходные импульсы делителя 7 и к концу первого периода в нем будет зафиксировано число

По окончании периода Т » блок управления

2 вырабатывает сигнал Ч », который закрывает . вентиль 3, открывает вентиль 5 и переносит показания регистра 9 в делитель 7, а показания регистра 8 в параллельный сумматор 15. Если (+ — Ьп) для четного К, или (— hn) для

2 нечетного К, записанное в параллельном сумматоре 15 больше нуля, то íà его выходе импульса не будет. После второго выходного импульса элемента И 13 операция ввода g в делитель

7 и Лп в параллельный сумматор 15 повторяется. Если число (— — — Ьп) О, то на выходе

К параллельного сумматора 15 ийпульса опять не будет.

По мере увеличенйя числа выходных импульсов элемента И 13 Может оказаться, что при некотором числе i величина (-4; — Жп) станет меньше йуля, что приведет к появлению импульса на входе парайлельного сумматора 15, который поступйт в блок управления 2. С выхбда йоследнего на регистр 19 поступает импульс Ч„,, который осуществит сдвиг его показаний в сторойу старйего разряда (влево) и перепишет информацию с триггера 18 в младший разряд регистра 19. Таким образом, в регистре

19 будет записан код числа К. Следующий им пульс Чп блока упрйления 2 перепишет показания регистра 19.в параллельный сумматор 15 и, следовательно, в нем будет записано положительное число (†к †), если К вЂ” четное

3k- l число и (— — i ), если К вЂ” нечетное число. Одновременно выходной импульс параллельного сумматора 15 через триггер 16 закрывает на некоторое время вентиль 5, ввиду чего очередной импульс с частотой fe через этот вентиль 5 не пройдет, а осуществит переброс триггера 16 в исходное состояние, который в свою очередь вновь откроет вентиль 5, В результате этой операции будет осуществлена коррекция положения выходного импульса умножителя, при этом погрешность не будет превышать Te/2.

Предложенный цифровой умножитель час тоты имеет максимальную абсолютную погрешность смещения Тр/2 то есть является более

690609 6 торого соединен с выходом третьей схемы переноса, триггер задержки и третий вентиль, а также генератор импульсов эталонной частоты, выход которого соединен с вторыми входами е триггера задержки первого н третьего вентилей, при этом выход блока управления соединен с входом третьей схемы переноса, с вгорымн входами второго вентиля и элемента ИЛИ и с третьим входом третьего вентиля, о т л и ч а ° ющийся тем, что, с целью повышения точности умножения, между выходом второго вентиля и другим входом третьей схемы переноса включены последовательно соединенные триггер и регистр сдвига, вторые входы которых подключены к выходу блока управления, при этом третин вход блока управления соединен с выходом параллельного сумматора.

Цифровой умножитель частоты, содержащий последовательно соединенные формирователь импульсов, блок управ.текил, первый вентиль, первый делитель частоты, выход которого под- 10 ключсн к второму входу блока управления, первый регистр памяти, первую схему переноса, второй делитель частоты и элемент И, к выходу которого, являющемуся выходом цифрового умножителя частоты, подключен через эле- 15 мент ИЛИ другой вход первой схемы переноса, последовательно включенные между выходом первого и другим входом второго делителей частоты второй регистр памяти, другой вход которого соединен с входом второго и выходом2о первого вентилей, вторая схема переноса, другой вход которой соединен с выходом элемента И, параллельный сумматор, другой вход коЦНИИ11И Заказ 5980/52

Подл

Тираж 1060

Филиал ППП "Патсн1", r. уж прод, ул. Проектная, 4 точным по сравнению с известными умножитслями.

Формула изобретения

Источники информации, принятые во внима- ние прн экспертизе

1. Заявка Р 2336740/18-09, кл. Н 03 В 19/10, 1976, ло которой принято решение о выдаче авторского свидетельства.