Цифровая интегрирующая структура

ОПИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДВТВЛЬСТВУ

Союз Советскин

Социалистических

Реслублнк 680001 (51) дополнительное к авт. свил-ау " (22) Заявлено06,02.78 (21) 2577969/18-24 с присоединением заявки № (23) Приоритет

Опубликовано 15.08.79.Бюллетень №30

Дата опубликования описания 18.08.79

2 (5l) M. Кл.

G 06 Tl/02

Гааудвратвенны9 квинтет

СССР аа делам нзабретаннй н аткрктнй (5З) УДК 681.14 (088.8) (72) Авторы изобретения

А. В. Каляев, В. Ф; Гузик, Г. Н. Евтеев, P. М. Крюков, P, N. Криворучко

Таганрогский радиотехнический институт им." В.-Д,.Калмыкова

В.

4 (71) Заявитель (54) ЦИФРОВАЯ ИНТЕГРИРУКИЦАЯ СТРУКТУРА

Изобретение относится к области вычислительной техники и предназначено для решения задач управления ответственными процессами и подвижными объектами, а также для использования в системах управления этими процессами.

Известна цифровая интегрирующая структура (11, содержащая решающие блоки, блоки коммутации, блоки ввода и вывода и блоки управления, предназначенная для решения;широкого класса > задач, описываемых системами дифференциальных и алгебраических уравнений и уравнениями, сводящимися к дифференциальным.

Недостатком такой структуры является низкая надежность из-за отсутствия контроля за правильностью решения.

Наиболее близкой по технической cymности к данному изобретению является цифровая интегрирующая структура (2), содержащая решающие блоки, блок ввода, блок вывода, блок управления, блок на- бора, блок коммутации

Недостатком этой интегрирующей структуры является ее низкая надежность, так как в ней отсутствует контроль за правильностью решения и устранение возникающкх сбоев и отказов логических элементов

Белью изобретения является повышение надежности структуры.

Поставленная цель достигается тем, что в цифровую интегрирующую структуру, содержащую блок ввода, блок вывода, коммутатор, т ) решающих блоков, блок управления, причем первый выход блока ввода соединен с первыми входами

fl решающих блоков, первые выходы которых подключены к соответствующим tl входам коммутатора, (И+1)-ный вход коммутатора соединен со вторым выходом блока ввода, первый выход блока управления соединен со входом блока ввода и вторыми входами П решающих блоков, третьи входы которых соединены с соответствующими выходами коммутатора, ВТорые выходы tl решающих блоков подклю6ЕООО1

ы- эбхэдимое количество итераций, в течение н которых вычисляется точка решения, т. е. задается шаг решения, а также задается ент необходимое число точек решения. Затем блок 5 вырабатывает команду пуска, по хэторой вырабатывается сигнал, разрешающий решение задачи. В процессе решения зад ачба обмен информацией между решающими блоками 3 происходит через соответствующие элементы коммутатора 4. На каждой итерации в решающих блоках 3 наряду с вычислениями производится контроль за правильностью выполнения арифметических операций и передачи информации в регистрах, а вычис-. ленные новые значения подынтегральной о функции и неквантованного приращения интеграла, наряду с запоминанием их в н регистрах решающих блоков 3, поступают в соответствующие ячейки блока 2, который хранит также значения пэдынтеграль ной функции и неквантэванного приращения интеграла, вычисленные в предыдущей итерации (для первой итерации- это будут

7 начальныеданные). В случае, если в каком

25 то решающем блоке 3 происходит сбой вычислений, то этот блок выдает на свой управляющий выход сигнал сбоя, который через элемент ИЛИ 7 поступает в зэ блок 5. Блок 5 вырабатывает сигнал останова решения и одновременно сигнал считывания информации, который поступает в блэк 2. По этому сигналу из ячеек блока 2 в соответствующие решающие блоки 3 записываются зна35 чения подынтегральной функции и неквантo» ванного приращения интеграла предыдущего шага решения. По окончанию сигнала считывания блэк 5 вырабатывает сигнал, разрешающий решение, и вычисления возобновляются с той итерации, на которой произошел сбой.

3 чены соответственно к И входам блока в вода, (И+1)-ый вхэд KoTopor o подключе к второму выходу блока управления, введены дополнительно блок памяти и элем

ИЛИ, причем первый вход. блока памяти соединен с первым выходом блока ввода второй вход блока памяти подключен к третьему выходу блока управления, трет выходы tl решающих блоков соединены с соответствующими входами блока памяти и с (0+2 -м входом блока вывода, И выходов блока памяти соединены соотве ственно с четвертыми входами И решающих блоков, вторые выходы которых соединены с соответствующими входами элемента ИЛИ, выход которогэ подключен к входу блока управления.

Блок-схема предлагаемой цифровой и тегрирующей структуры представлена на чертеже.

В состав интегрирующей структуры в, дят блок 1 ввода, блок 2 памяти, решающие блоки 3, коммутатор 4, блок 5 управления, блок 6 вывода, элемент ИЛИ

Рещение задач на структуре осущест ляется приближенными методами численного интегрирования. Результаты решени получаются в виде числовых значений ис комых величин через равные интервалы времени, определяемые заранее выбранным шагом решения.

На входы решающих блоков информая ции подается в виде приращения подинтегральной функции и переменной интегрирэвания. Решающий блок оперирует с одноразрядными приращениями, выполняе операции численного интегрирования, сум мирования приращений> функции знака и ограничения. Для обеспечения достовер40 ности функционирования в нем осуществляется контроль выполнения арифметических операций и передачи информации в регистры, и при обнаружении сбоя решаю45 ший блок выдает сигнал сбоя на выходную управляющую шину.

Перед настройкой структуры на решение задачи и выполнением процесса решения производится. установка в нулевое положение блоков 1, 2, 3,6 и коммутатора 4 подачей соответствующих сигналов с блока 5.

Настройка структуры на решение зада чи может производиться как вручную с ц помощью блока 5, так и автоматически с помощью блока 1.

Решение задачи осуществляется следующим образом. И блоке 5 задается неПосле отработки заданного количества итераций блок 5 вырабатывает сигнал останова, который поступает в блок 6 подготавливая его к работе, При наличии приз нака печати в коде операций информация из решающего блока 3 по второму выходу поступает в блок 6 и происходит печать точки решения, после чего решение продолжается. После отработки необходимого количества точек решения, блэк 5 вырабатывает сигнал окончания решения.

Если же сбой на какой-либо итерации повторится три раза, то этэ классифицируется как отказ элемента, и блок 5 вырабатывает сигнал аварийнэгэ эстанова, по которому решение прекращается и в блок 6 поступает сигнал, разрешающий индикацию номера решающего блэка, в кото680001 ром произошел отказ. После замены н со исправного решающего блока производится да; снова настройка структуры на решение дан- кэ ной задачи и вычисления начинаются зано- вь во. П

Таким образом, введение новых узлов — ст блока памяти и элемента ИЛИ, а также использование в качестве решающего блока

-блока с контролем, позволяет производить эффективный контроль за правильностью р»- .. о шения и обнаруживать и автоматически бл устранять возникающие сбои, а также вь обнаруживать возникающие отказы логивь ческнх элементов и указывать номер ре15 шающегэ блока, в котором произошла неисправность, с целью замены его на ис- Ре правный решающий блок. в

Формула изобретения

Цифровая интегрирующая структура, с од ержащая блэк ввод а, бл ок вывэда, коммутатор, П решающих блоков, блок управления, причем первый выход блэка ввода z5 соединен с первыми входами П решающих блоков,.первые выходы которых подключеHbI к соответствующим П входам коммуТВТора,(П +1)-ый вход коммутатора соединен сэ вторым выходом блэка ввода, первый выход блэка управления соединен

6 входом блока ввода и вторыми вхо, и ll решающих блоков, третьи входы торых соединены с соответствующими ходами коммутатора, в орые выходы решающих блоков подключены сэответвенно к П входам блока вывода (П+1) -ый

I од котэоого подключен к втьрому

<ходу. блока управления, о т л и ч я юа я с я тем, чтэ, с целью повышения адежности, в нее введены дополнительно эк памяти и элемент ИЛИ, причем nepdt вход блока памяти соединен с пе1 гм выходом блока ввода, второй вход эка памяти подключен к третьему выду блока управления, третьи выходы П шающих блокэв соединены с сэответсгующими входами блока памяти и с (31 +2) -м входом блока вывода, И выходов блока па4яти соединены соответственно с четвертыми входами П решающих блоков, втэрые выходы которых соединены с сээтветствующими входами элемента ИЛИ, выход которого подключен ко входу блока уирявления.

Источники информации, принятые вэ внимание при экспертизе

1. Авторское свидете;и с гвэ СССР

No 481916, кл. О 06 l 1/02, 1975.

2. Авторское свидетельство СССГ

¹ 532112, кл.(3 06 Х1/02, 1976.

Составитель Н. Палеева

Редактор Н. Каменская Техред 3. Чужих Кэрректэ А. Грицеикэ

3нказ 4796/45 Тираж 780 Пэдиисиэ

ПНИИПИ Государственного комитета СССР пэ делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Прэектняя, 4