Делитель частоты на 4,5

ОПИСАНИЕ

ИЗОБР ЕТЕ Н И Я

I j

< > 677IG6

Вова Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 01.04.77 (21) 2471702/18-21 с присоединением заявки— (23) Приоритет— (43) Опубликовано 30.07.79. Бюллетень ¹ 28 (45) Дата опубликования описания 01.08.79 (5! ) Ч Кч Н 03 К 23/02

Государственный комитет

СССР по делам изобретений и открытий (53) УДК 621.374.44 (088.8) (72) Автор изобретения (71) Заявитель

В. А. Грехнев (54) ДЕЛИТЕЛЬ ЧАСТОТЫ НА 4 5

Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах, где необходимо деление последовательности импульсов на

4,5.

Известны делители частоты, каждый разряд которых содержит триггеры памяти, коммутационные триггеры и схемы И вЂ” НЕ

М

Одни из известных устройств содержат триггеры памяти, .коммутационные триггеры. Они конструктивно сложны и не позволяют делить последовательность входных .импульсов на 4,5.

Другие из известных устройств выполнены также на триггерах памяти, коммутационных триггерах и схемах И вЂ” НЕ. Они позволяют делить последовательность входных импульсов на 4,5, однако содержат большое количество оборудования.

Третье пз известных устройств выбирается в качестве прототипа и содержит элементы И вЂ” НЕ, элементы памяти и коммутационные триггеры, счетные входы которых соединены с шиной тактирующего сигнала (2).

Всс известные устройства имеют большое количество оборудования, а следовательно, обладают невысокой надежностью.

Цель изобретения — повышение надежности работы устройства.

Поставленная цель достигается тем, что в делителе частоты на 4,5, содержащем элсмснты И вЂ” НЕ, элементы памяти и коммутационные триггеры, счетные входы которых соединены с шиной тактирующего сигнала, нулевые выходы первого, второго и третьего коммутационных триггеров первого элемента памяти подключены к входам первого элемента памяти и к единичным входам соответственно третьего, псрвого и второго коммутационных триггеров первого элемента памяти. Нулевой выход

15 третьего коммутационного триггера подключен также к первому. входу первого элемента И вЂ” НЕ, второй вход которого соединен с выходом второго элемента И вЂ” НЕ, первый, второй и третий выходы первого эле20 мента памяти — к единичным входам соответственно первого, второго и третьего коммутационных триггеров первого элемента памяти. Второй и третий выходы перього элемента памяти соединены также с первым

25 и вторым входами второго элемента И вЂ” НЕ.

При этом единичный выход первого коммутапионного триггера второго элемента памяти подключен к счетным входам коммутационных триггеров первого элемента

ЗO па.1яти, нулевой выход — к первому входу

677106 второго элемента памяти и к с,циничному входу третьего коммутационного триггера второго элемсп-,а памяти. Нуле".oй ыхо, второго коммутационного триггера второго элемента памяти соединен со счетнымп

Bxo,".,ÿìè комму тационных триггеров HepBQго элемента памяти, )c вторым входом второго элемента памя-,и и с ед.!ничным входом первого коммутационного триггера второго элемента памяти. Нулевой выход третьего коммутационного триггера второго элемента памяти подключен к третьему входу второго элемента памяти, к единичному входу второго коммутационного триггера, второго элемента памяти и к третьему входу второго элемента И вЂ” НЕ. Первый, второй и третий выходы второго элемента памяти соединены с единичными входами cooTBçтственно первого, второго и третьего коммутационных триггеров второго элемента памяти, а первый и второй выходы второго элемента памяти — также с третьим и четвертым входами второго элемента

И вЂ” HE.

На чертеже представлена структурная электрическая схема делителя частоты на

4,5.

Устройство содержит шину 1 тактирующего сигнала, первый 2, второй 8 и третий 4 коммутационные триггеры первого элемента 5 памяти; первый б, второй 7 и третий 8 коммутационные триггеры второго элемента 9 памяти, элементы И вЂ” НЕ !0, 11, выходную шину i12 устройства.

Работает устройство следующим образом.

В исходном положении оба элемента памяти 5 и 9, находятся в исходном состоянии

«110» и «110». С приходом первого тактирующего сигнала элемент 9 памяти устанавливается во второе состояние «101», а с приходом второго тактирующего сигнала— в третье состояние «011». При этом на единичном входе триггера б появляется сигнал, равный логической единице. Поскольку на нулевом выходе триггера 7 во время действия второго тактирующего импульса присутствует сигнал, равный логическому нулю, то элемент 5 памяти не изменяет своего со!стояния. После окончания действия второго тактирующего сигнала на нулевом выходе триггера 7 образуется сигнал, равный логической единице, поэтому с приходом третьего тактирующего импульса элемент 5 памяти устанавливается во второе состояние «101», а второй элемент 9 памяти возвращается в первое состоянис «110». Прп этом на нулевом выходе триггера 4 оказывается сигнал, равный логическому нулю, который через элемент И вЂ” НЕ И выдается на выходную шину,12 устройства. После окончания третьего тактирующего импулыса на единичном выходе триггера б появляется сигнал, равный логическому нулю, поэтому с приходом четвертого так110

lоl п1!

i10

1П! ()! 1

1!о

l0! о1!

1!О

1Р1

1п! li

0il

011

»о

35

В момент действия третьего тактирую4р щего импулыса и после окончания седьмого тактирующего импульса на выходную шину 12 устройства выдается сигнал, равный логической единице, т. е. на 9 входных импульсов схема выдает два выходных, т. е.

43 происходит деление частоты на 4,5, причем выходные сигналы формируются через равные промежутки времени.

Формула изобретения

Делитель частоты на 4,5, содержащий элементы И вЂ” НЕ, элементы памяти и коммутационные триггеры, счетные входы которых соединены с шиной та ктирующего

55 сигнала, отличающийся тем, что, с целью повышения надежности работы устройства, нулевые выходе первого, второго и третьего коммутационных триггеров первого элемента памяти подключены к вхо60 дам первого элемента памяти и к единичным входам соответственно третьего, первого и второго коммутационных триггеров первого элемента памяти, а нулевой выход третьего коммутационного триггера подклюОб чен также к первому входу первого элементирующсго импульса снова !олько э!емент

9 памяти изменяет свое состояние и устанавливается в состояние «101». С приходом пятого тактирующего импульса элемснт 9 памяти псреводится в третье состояние

«011», при этом на единичном выходе триггера б образуется сигнал, равный логической единице. С приходом шестого тактирующего импулыса элемент 5 памяти устаlO навливается в третье состояние, а второй— в первое. С приходом седьмого тактирующего импульса элемент 9 памяти устанавливается во второе состояние. После окончания действия седьмого тактирующего импульса открывается элемент И вЂ” НЕ 10, на

его выходе появляется сигнал, равный логическому нулю, который через элемент

И вЂ” НЕ ll выдается на выходную шину 12.

С приходом восьмого тактирующего импульса элемент 9 памяти переходит в третье состояние, а с приходом девятого тактирующего импульса оба элемента памяти устанавливаются в первое состояние и схема возвращается в исходное положение.

Таким образом в устройстве осуществляется следующая последовательность смены состоянии:

677106 та И вЂ” НЕ, второй .вход которого соединен с выходом второго элемента И вЂ” НЕ, первый, второй и третий выходы первого элемента памяти подключены к единичным входам соответственно первого, второго и третьего коммутационных триггеров первого элемента памяти, а второй и третий выходы первого элемента памяти соединены также с первым и вторым входами второго элемента И вЂ” НЕ, при этом единичный выход первого коммутационного триггера второго элемента памяти подключен к счетным входам коммутационных триггеров первого элемента памяти, нулевой выход — к первому входу второго элемента памяти и к единичному входу третьего коммутационного триггера второго элемента памяти, нулевой выход второго коммутационного триггера второго элемента памяти соединен со счетными входами коммутационных триггеров первого элемента памяти, с вторым входом второго элемента памяти и с единичным входом первого коммутационного триггера второго элемента памяти, нулевой выход третьего коммутационного триггера второго элемента памяти подключен к третьему входу второго элемента памяти, к единичному входу второго коммутационного триг-. гера, второго элемента памяти и к третьему входу второго элемента И вЂ” НЕ, первый, второй и третий выходы второго элемента памяти соединены с единичными входами

1О соответственно первого, второго и третьего, коммутационных триггеров второго элемента памяти, а первый и второй выходы второго элемента памяти соединены так же с третьим и четвертым входами второго элеIS мента И вЂ” HE.

Источники информации, принятые во внимание при экспертизе:

20 1. Автор ское свидетельство ССС Р № 561i299, кл. Н 03 К 23/О2, 1976.

2. Авторское свидетельство СССР № 328529 кл. Н ОЗ К 21 06, 1970.