Арифметическое устройство

 

«»669353

Союз Cosetcx x

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву(51)М. Кл.

C 06 F 7/38 (22) Заявлено0701.77 (23) 2441682/18-24 с присоединением заявки HP— (23) Приоритет—

Государственный комитет

СССР но делам изобретений и открытий

Опубликовано250679. бюллетень М23

Дата опубликования описания 2506.79 (53) УДК 681. Зг7 (088.8) (72) Авторы изобретения

В. И. Жабин, В. И. Корнейчук, В. А. Сидоренко и В. П. Тарасенко т71) 38RB teä Киевский политехнический институт

{54) АРИФМЕТИЧЕСКОЕ УСТРОИСТВО

Изобретение относится к вычислительной технике и может быть применено в цифровых вычислительных машинах, специализированных цифровых вычислительных устройствах и вычислительных 5 средах, построенных на больших интегральных схемах.

Известно арифметическое устройство, в котором операнды могут быть представлены последовательным кодом(1 j, 0

Однако такие устройства обладают невысоким быстродействием, так как время выполнения операций в таких устройствах пропорционально пп где и— разрядность операндов, работе в сис- 15 темах управления процессами в реальном масштабе времени, когда операнды поступают на вход непосредственно с преобразователей аналог-код или измерительных устройств поразрядного 20 уравновешивания последовательно разряд на разрядом.

Такие устройства обладают также невысоким быстродействием при работе в вычислительной среде, когда реэуль-2з тат, сформированный в одной ячейке, является операндом последующей, а каждая ячейка при этом выполняет определенную операцию. Кроме того, в таких устройствах при работе в вычис-30 лительной среде для casse между ячейками необходимо иметь по и шин на каждый операнд.

Наиболее близко к предлагаемому изобретению арифметическое устройство, содержащее регистры первого и второго операндов, информационные входы которых подключены соответственно к первой и второй группам информационных входов устройства, выходы накапливающего регистра и регистров первого и второго операндов соединены с входом сумматора (2) . Устройство содержит, кроме того, блок анализа и блок формирования переноса.

Недостатком такого устройства является низкое быстродействие.

Действительно, чтобы получить и разрядов результата с помощью этого устройства, необходимо выполнять 2л циклов вычислений. При выполнении пер. вых и циклов очередные разряды результата »е вычисляются, а происходит только поразрядный ввод операндов. Формирование очередных разрядов результата осуществляется при выполнении последуккаих и циклов вычислений .

Таким образом, время выполнения операции в этом устройстве равно

669353

Т„ = 21ъ циклов. Перечисленные недостатки существенно снижают производительность устройства при работе в реальном масштабе времени. Особенно это проявляется в тех случаях, t когда период поразрядного формирования операндов вне устройства (например, в измерительных приборах поразрядного уравновешивания) имеет большую продолжительность.

При использовании известного уст.ройства в качестве ячейки вычислитель ной среды, информация от предыдущей ячейк в последующую передается после выполнения вычислений в предыдущей ячейке. Рассмотрим часть вычислительной среды, представляющей собой цепочку из К последовательно включенных арифметических устройств. В течение первых и циклов происходит накопление операндов в первой ячейке, поскольку на ее входы операнды 20 поступают в последовательном коде.

Затем, в. течение и циклов происходит операция вычисления. Затем результат передается в последующую ячейку, поэтому дальше каждая ячейка вносит за-,ц держку в и циклов . Задержка, вносимая К устройствами, будет составлять И„ ь = n(K+1) циклов.

Цель изобретения — увеличение 30 быстродействия.

Это достигается тем, чта устройство содержит триггер, дешифратор, элемент ИЛИ и два элемента И, причем первый вход первого элемента И соединен с первым тактирующим входом уст35 ройства, с тактирующим входом сумматора и первым входом второго элемента И, второй вход первого элемента И соединен с входом Деление устройства и с первым управляющим входом регистра перв го операнда, выход первого элемента И соединен с первым управляющим входом накапливающего регистра, второй управляющий вхоц которого соединен с выходом элемен- 48 та ИЛИ, с первым входом которого соединены второй тактирующий вход устройства, тактирующий вход регистра второго операнда и тактирующий вход триг гера, второй вход элемента ИЛИ под- И ключен к третьему тактирующему входу устройства и тактирующему входу накапливающего регистра, третий и четвертый управляющие входы которого соединены соответственно с первым .55 и вторым выходами сумматора, причем первый и второй выходы сумматора подключены соответственно к первым и вторым входам дешифратора и триггера, к третьему и четвертому входам дешиф- 0 ратора подключены первый и второй выходы триггера, а первый и второй выходы дешифратора подключены соответственна к первому и второму выходам уст1.ойства н к второму и третьему управляющим входам регистра перваго операнда, к четвертому, пятому управляющим входам которого подключены соответственно третий тактирующий вход устройства, и вход Умножение устройства, вхоц Умножение устройства соединен с вторым входом второго элемента И, выход которого подключен к управляющему входу регистра второго операнда, к третьему и четвертому входам которого подключена первая группа информационных входов устройства, а к первому и второму входу накапливающего регистра подключена вторая группа информационных входов устройства, пятый и шестой управляющие входы регистра первого операнда соединены соответственно с вторым и третьим тактирующим входом устройства.

Иа чертеже дана схема предлагаемого устройства.

Устройство содержит (n+8) разрядный сумматор 1 (n-разрядность исходных операндов), (n+2) разрядный регистр 2 первого операнда, п разрядный регистр 3 второго операнда,(n+5) разрядный накапливающий регистр

4, триггер 5, дешифратор б, элементы И 7 и 8 и элемент ИЛИ 9, первую группу информационных входов 10 и ll вторую группу информационных входов

12 и 13„ первый и второй выходы 14 и 15 устройства, вход Деление 16 устройства, вход Умножение 17 устройства, первый, второй, третий тактирующие входы 18-20 устройства.

Дешифратор 6 может быть построен в соответствии с системой переключательных функций вида

<<=P0

2 где f - функция 1-го выхода (11,2) дешифратора 6; р,g - соответственно значения старшего разряда сумматора 1 и значение состояния триггера 5.

Исходные операции А и В и результат Х представлены двоичным избыточным кодом с цифрами 1, О, 1 и имеют вид

-е

A=.K а 2

i=f

В= K. ь 2 =! я х-K.õ 2

° 1 где а;, в;, я; e(1, 0, Каждый разряд числа в избыточном представлении кодируется двумя цифрами иэ множества (0,1 . При этом циф«, ре 1 соответствует сигнал на входе ll или 13, или на выходе 15. Цифре 1 со-, ответствует сигнал на входе 10 или 12, или на выходе 14. Цифре 0 соответствует отсутствие сигналов на входах

669353

10, ll и 12, 13 или на выходах 14 и 15.

Коды операндов А и В поступают поразрядно .соответственно на входы

10, 11 и 12, 13 одновременно, то есть в каждый момент времени на входы поступают разряды операндов с одинако- 5 выми весами.

На величины А и В накладываются следующие ограничения

0(A(2, 2 + ВС1 °

Устройство работает следующим об- 10 разом.

Перед операцией вычисления на входы 16 и 17 поступает код операции, который удерживается до окончания операции, При этом операции деления -15 соответствует сигнал на входе 16, операции умножения — на входе 17, а операции сложения соответствует отсутствие сигналов на входах 16 и 17. К началу каждого i-ro цикла вычислений (1 = 1, 2, ... и+3) на входы 10, 11 и 12, 13 поступают цифры очередных разрядов соответственно а; и в; .

В каждом. цикле вычислений на тактирутааие входы 18, 19 и 20 поочередно поступают соответственно тактирующие сигналы у,, у, и у

Деление (A7B) .

В исходном состоянии в младшем разряде регистра 3 записана единица, а остальные регистры, сумматор 1 и триггер 5 установлены в нулевое состояние. Перед началом вычислений на вход 16 кода операции поступает сигнал, который поступает на первый вход элемента И 7 и на управляющий вход 36 (n-1)-ro суммирующего разряда регистра 2, открывая тем самым входы этого разряда. В первом такте цикла вычисления сигнал Ч, с входа 18 поступает через элемент И 7 на цепь приема 40 кода регистра 4 и на цепь сдвига сумматора 1. B результате этого в младшем разряде регистра 4 происходит суммирование содержимого этого регист ра с очередным разрядом в,, то есть в регистре 4 происходит накопление делителя В, а содержимое сумматора 1 сдвигается на два разряда влево. Во втором такте цикла вычисления сигнал у с входа 19 поступает на цепь приема кода триггера 5, через элемент

ИЛИ 9 на цепь выдачи кода регистра 4 и на цепи выдачи кода и сдвига регистров 2 и 3. В результате этого в триггер 5 записывается предыдущее состояние старшего разряда сумматора 1, а 55 в сумматоре 1 происходит суммирование содержимого этого блока с кодами, поступившими с выходов регистров

2-4 и одновременно с этим происходит сдвиг содержимого регистров 2 и 3 на один разряд влево (одновременное суммирование в сумматоре 1 и запись предыдущего состояния старшего разряда этого блока в триггер 5, а также одновременная выдача кода из регистров

2 и 3 и сдвиг содержимого этих ре гистров возможны, так как сумматор 1 и регистры 2 и 3 являются сдвигающими, а следовательно, каждый их разряд должен быть построен на паре триггеров или на триггерах с внутренней задержкой). При этом код на выходе регистров 2 и 3 зависит от сигналов соответственно на входах 12, 13 и

10, 11. Если присутствует сигнал на входе 10 или 12 (а)= 1, в, =1), то из регистров Э,и 2 выдается прямой код, а если сигнал на входе 11 или 13 (a; =1, Ь; =1}, то ыдается дополнительный код. При отсутствии сигналов на входах 10, 11 или 12, 13 (а; =3, в; =0) коды из регистров 3 и 2 не выдаются. Код на выходе регистра 4 зависит от предыдущего состояния старшего (знакового) разряда сумматора 1. Если в этом разряде записан нуль (положительный знак), то из реги стра 4 выдается дополнительный код, а если записана единица (отрицательный знак), то выдаетсн прямой код.

При выдаче дополнительного кода из регистров 3 и 4 на входы сумматора выдается обратный код содержимого этих регистров, а иа входы свободных (не связанных с выходами,регистров 3 и 4) разрядов сумматора 1 по даются единичные сигналы и, кроме того, единичные сигналы подаются на соответствующие входы переноса младшего разряда сумматора 1, При выдаче дополнительного кода из регистра 2 на входы сумматора выдается обратный код содержимого этого регистра, а на входы свободных разрядов сумматора 1 подается .инверсное значение старшего разряда регистра 2 и, кроме того, единичное значение подается на соответствующий вход переноса младшего разряда сумматора 1. При выдаче прямого кода на свободные входы подаются единичные сигналы. Перед началом третьего такта цикла вычисления дешифратор 6 анализирует состояние триггера 5 и старшего разряда сумматора 1 и на выходах дешифратора

6 появляется код очередного разряда результата х;, который поступает на выходы 14 и 15 и на входы (n-1}-ro суммирующего разряда регистра 2. В третьем такте цикла вычислений сигнал у с входа 20 поступает через элемейт ИЛИ 9 на цепь вйдачи кода регистра 4, поступает на цепь приема кода регистра 2 и на цепь сдвига регистра 4. При этом с регистра 4 на входы сумматора 1 передается код, соответствующий предыдущему состоянию старшего разряда сумматора 1, содержимое регистра 4 сдвигается на один разряд влево, а в (п-1)-м разряде регистра 2 производится суммирование содержимого регистра 2 с обратным значением кода х;. То есть, если х) =1 (сигнал на выходе 15), то к (n-1)-му разряду прибавляется единица, если х, =1 (сигнал на выходе 14, 669 35

7 то иэ (n-1)-го разряда вычитается единица, а если х(=-0 (сигналы на выходах 14 и 15 отсутствуют), то регистр 2 не изменяет своего cocToRHHH °

Таким образом в регистре 2 производится накопление дополнительного кода результата Х. На этом заканчивается один цикл вычислений. Разряд резуль-1 тата с весом 2 поступает на выходы результата через три цикла вычислений после поступления разрядов операндов с весами 2 . Поэтому. для получения результата с точностью 2 необходимо выполнить (n+3) циклов вычислений.

Рассмотрим работу устройства в режиме деления на примере. Пусть А = (11/32) в =(0,11 101) g,B=(21/32)д

=(0,11111) . Для этих значений операндов n=5, поэтому необходимо выполнить восемь циклов вычислений.

Процесс вычислений иллюстрируется в табл. 1 состояний сумматора и регист" 20 ров устройства. Результат вычислений для этих значений операндов равен

Х = (001,10001) g =(17/32))

Умножение (А х В)-.

В исходном состоянии в (n+3)-м разряде регистра 4 записана единица, а остальные регистры, сумматор 1 и триггер 5 установлены в нулевое состояние. Перед началом вычислений на вход 17 кода операции поступает сигнал, который поступает на первый вход элемента И 8 и на управляющий вход (n+1)-го суммирующего разряда регистра 2, открывая тем самым входы этого разряда. В первом такте цикла вычислений сигнал у с входа 18

I поступает через элемент И 8 на цепь приема кода регистра 3 и поступает на цепь сдвига сумматора 1. В результате этого содержимое сумматора l сдвигается на два разряда влево, à 40 в младшем разряде регистра 3 происходит суммирование содержимого этого регистра с очередным разрядом в„, то есть в регистре 3 происходит накопление множителя В. В двух остав- 45 шихся тактах цикла умножения устройство работает аналогично двум последним тактам цикла деления. При этом в регистре 2 производится накопление множимого А

Рассмотрим работу устройства в режиме умножения на примере для тех же операндов. Процесс вычислений иллюстрируется в табл. 2 состояний сумматора и регистров устройства. Результат вычислений для этих значений операндов равен

Х (000,11001)з д . (7/32) 3

Сложение (А + В).

В исходном состоянии в (n+4)-м разряде регистра 4 и в младших разрядах регистров 2 и 3 записаны единицы, а сумматор 1 и триггер 5 установлены в нулевое состояние. Сигналы на входах 16 и 17 отсутствуют. В первом такте вычислений сигнал у с входа 18 осуществляет сдвиг содержимого сумматора 1 на два разряда влево. В двух оставшихся тактах цикла сложения устройство работает аналогично двум последним тактам цикла деления..При этом в регистрах 2-4 происходит лишь соответствующие сдвиги содержимого.

Из рассмотренного примера видно, что. для получения результата с точнос" тью 2 необходимо выполнить Т„

=n+3 циклов вычислений . Отношение быстродействия известного и предлагаемого устройства составляет

Товв 2я т„,8 и+ Ь

Еслй принять n 32, что соответствует показателям современных ЦВИ, то Тц /Т„ в "- 1,8. То есть быстро дейст не предлагаемого устройства выше быстродействия известного устройства при работе в реальном Масштабе времени в 1,8 раз.

Определим задержку, вносимую K устройствами при использовании их в вычислительной среде. Как было показано, разряд результата с весом 2 поступает на выходы через три цикла вычислений после поступления разря-, дов операндов.с весами 2 . Так как очередной разряд, полученный на выходе устройства, обрабатывается другим устройством в следующем цикле, задержка, вносимая одним устройством, составляет четыре цикла. Задержка вносимая К устройствами, будет составлять И„, =4К-1 циклов. Таким обра« зом, отношение быстродействия известного устройства и предлагаемого при использовании их в вичислительной среде составляет

Яан ь а(К ь!) п

Ярри) 4К" 1 4

При г. а 32 использование в вычислительной среде предлагаемого устройства поэволяет увеличить быстродействие .по сравнению с известным устройством в 32/4 ъ 8 раз.

Таким образом, достигается цель предлагаемого изобретения.

669353

1О

Таблица l

О00О00000О ООООООО ОООО1 О 00, 00000000000 ис

О1 1 01 + 1 оо,ооооооооооо

ООООООООО1 оооооооооо + о ооооооо

+00 00000000010

ОО,ОООООООООО1

1О l О1 + 1

0000000011

О0, ОООООООО1ОО

ООООООО11О + О ооооооо

+00 O0O0O000ll0

ОО,ОО0ОООООООО

О1 1 1ООО,ООООООО1ООО

ООООООО1О1

3 2

0000001010 1

1111ООО

+11 1111111О11д

ll,llllllllÎÎÎ

11,11111100000

4 2

0000010110 + 1

1111000

00,00000000100

10 1 1О 1

0000010101

00, 00000010000

ОООО1О1О1О + О

1110000

О ОО l О1 1

0000001011

ООООООО ООО1О О +11 11111111110

+оо ооооооооооо

+00 ОООООООООО1

ll,l111l1ll1l1 ОО О

0ОО00О0 ОО1ОО О +11,11111111О1О

+O0 ООООООООООО

+11 11111111110

li, Ï111ÏÏ00 00 О

0000000 01000 +ll llllll10110

+ОО ОО0ОООООООО

+O0 0OO0OOO0lO0

O0,ООООООО0О1О О1 1

1110000 10000 1 +ОО 00000010110

+11 11111111ООО

+11 11111111000

1l,llll1101110 10 1

1110000 00000 О +11 11111010110

+O0 ООООООО1ООО

+11 11111110000

ll,lllll011l10 00 0

+00 00000101010

O0,ОООООО01ООО

12

Продолжение табл.1 °

669353

Код х х>

ТригГер

Сумматор

Цикл

Реги стры

Такт

Код в;

Код ь а, накаплив ающнй

+ О

0000101010

00i00000100000

+11 11110101100

1100000 00000 0 +00 00000000000

+OO 00O0O0000O0

110 11111001100 00 0

0001010100 + О

1100000

+Î0 0.9001010100

00,00000100000

00,000l0000000

1000000

00000 .

0010101000 + О . 1000000

+ОО 00010101.000

00 00010000000

00,01000000000

0000000 00000 О +11 11010110000

+00 00060000000

+00 00000000000

ООг 00010110000 Оl 1

+11 11010110000

ll l110l100000

Та бли

0000000100 0000000 00000 О 00,00000000000

1 1 01 1 01

+ 1

00001

ОО, 00000000000 .

0000000 00010 О +ll lllllll1000

+00 00000000000

+00 00000000001

1. 2

11,11111111001 ОО О

0000001000 + 1

0000010

+00 00000001000

ООс00000000001

1» + 0

0001010 100

) - — - -- + . 0

0010101000 первого операнда второго операнда

+11 11101011000

+00 00000000000

+00 06000000000

1111111011000 00

669353

13 2родолжение табл,2

Такт

Регистры а, Сумматор

В1

Код

611 ригrep накапливаю- первого второЩий операн- го опеда ранда

1 1 10 1 01

+ Д

00011

00,00000000100

0 + 1 11111110000

+00 00000000010

+l.1 11111111101

ll,l11111100ll 00 О

0000100

+00 00000010000

00 00010000000 — :!

000 00 0

00,00000000011

1 1 01 1 10

00101

0000100 01010

00i00000001100

+11 11111100000

+11 11111111110

00 00000000101

11 11111101111 00 О

0000100000 + 1

0000110

+00 00000100000

00,00000001111

1 О 00 1 01

00, 00000112100

0001100 10110 О +21 11111000000

+00 00000000110

+00 00000000000

00,00000000010 01 1.

+ll 11111000000

11,11111000010

1 1 10 1 10

11,11100001000

10101

5 2

0011000 01010 1 +00 00010000000

+11 12111110100

+11 11111101011

1li22lQllQ022l 10 1

+00 00010000000 .11,11111100111

0010000000 - 1

0010110

llt1111QQl11QQ

+ 0

01010 о1о11оо 1о1оо 1 +оа аа1ааооааоа

+ОО ОООООООоаОО

+00 00000000000

0001001110Ь

0100000000 +

0101100

+ll l1lQ0QQQ00Q

11,11110011100

Код

0001000000 + О

0001100

+ 1

01011

Код х; х;

669353

16

Продолжение табл.2

11,11001110000

10100

1011000 01000

+00 01000000000

+00 00000000000

+00 00С00000000

00,00001110000 ОО О

1ООООООООО + а

1011000

+ll 11000000000

11,11001110000

+ О

01000

11,00111000000

0110000 10000 1 +00 10000000000

+оо ооооооооооо

+00 00060000000

11,10111000000 10 1

+ОО 1ОООООООООО оо,ooiiioooooo

0000000000 + О

0110000

Формула изобретения

Арифметическое устройство, содер» ЗО жащее регистры первого и второго операндов, информационйые входь1 которых подключены ссответственно к первой и вторсй группам информационных входов устройства, выходы накапливаю- 35 щего регистра и регистров первого и второго операндов соединены с входом сумматора, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия, устройство содержит триггер, 40 дешифратор, элемент ИЛИ и два элемента И, причем первый вход первого элемента И соединен с первым тактирующим входом устройства, с тактируюсумматора " первым входом 45 второго элемента И, второй вход перво" го элемента И соединен с входом Деление и с первым управляющим входом регистра первого операнда, выход первого элемента И соединен с первым управляющим входом накапливающего 50 регистра, второй управляющий вход которого соединен с выходом элемента

ИЛИ, с первым входом которого соединены второй тактирующий вход устройства, тактирующий вхсд регистра второ- 56

ro операнда и тактирующий вход триггера, второй вход элемента ИЛИ подключен к третьему тактирующему входу устройства и тактирующему входу накапливающего регистра, третий и чет- 60 вертый управляющие входы которого соединены соответственнс с первым и вторым выходами сумматора, причем первый и второй выходы сумматора подключены соответственнс к первым и вторым входам дешифратора и триггера, к третьему и четвертому входам дешифра- < тора подключены первый и второй выходы триггера, а первый и второй выходы дешифратора подключены соответственно к первому и второму выходам устройства и к второму и третьему управляющим входам регистра первого операнда, к четвертому, пятому управляющим входам которого подключены соответственно третий тактирующий вход устройства, и вход умножение устройства, вход Умножение устройства соединен с вторым входом, второго элемента И, выход которого подключен к управляющему входу регистра операнда, к третьему и четвертому входам которого подключена первая группа информационных входов устройства, а к первому и второму входам накапливающего регистра подключена вторая:.группа информационных входов устройства, пятйй и шестой управляющие входы регистра первого операнда соединены соответственно с вторым и третьим тактирующим входом устройства.

Источники информации, принятые во внимание при экспертизе

1 ° Авторское свидетеЛьство СССР

Р 435521, кл, G 06 F 7/38, 21.04 ° 72.

2. Авторское свидетельство СССР

9 394780, кл. G 06 F 7/38, 25.12.70, 669353

1В

Составитель Е. Пупырев

Редактор Л. Гребенникова Техред Э. Чужик Корректор H. CTe

Заказ 3658/40 Тираж 779 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб.„ д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4