Устройство для деления

 

Союз Советских

Соцыалнстыческык

Республик но662938. -« маваг!

) (61) Дополнительное к авт. сеид-ву (22) Заявлено 233. 1.76 (21) 2422870/18-24 (51)М. (л.2

6 06 F 7/39 с присоединением заявки ¹

Государственный кЪмнтет

СССР по делам изобретений, н открытнй (23) ПриоритетОпубликовано 15,05.79. бюллетень № 18

Дата опубликоаания описания 1505.79 (53) УДК б81 ° 325

{088.8) 1 (7 ) А Р - В,И.Жабин, В.И.Корнейчук, В.A.Ñèäoðåíêî

ИЭО6 9ТЕНИЯ и В.И.Тарасенко г

1 ()) „„Киевский ордена Ленина политехнический институт им. 50-летия Великой Октябрьской социалистической революции. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ. 2

Изобретение относится к области .версным- выходом старшего разряда вычислительной техники и может быть сумматора (2) .

>: применейо в цйфровых вычислительных ":: Недостатком" данйого устройства явмашинах, специализированных цифровых ляется низкое быстродействие. вычислительных устройствах и вычис- . 5 Цель изобретения — повышение быстдительных средах, построенных на боль- родействия устройства. С этой целью ших интегральных схемах. : . в него введен триггер; причем выходы

Известно устройство для деления, регистра делимого соединены со втов котором время выполнения операции рой группой входов сумматора, а перделения пропорционально и (1). О вый и второй информационные входы

Недостатком известного устройства регистра делймого соединены с первой является невысокое быстродействие и второй информацйонными шинами соотпри работе в реальном масштабе вре» вещественно, прямой и инверсный вымени. ходы старшего разряда сумматора соеНаиболее блйзким по технической . 15 динены со вторым И третьим входами сущности к предлагаемому является управления-регистра делителя и с перустройство, содержащее сумматор„,ре- . вым и вторым входаМи триггера, пергистр делителя, регистр делимого, де- вый и второй выходы которого соединешифратор, элемент ИЛИ, регистр час-.. ны соответственно с третьим и четтного, первый и второй входы управ- 20 вертым входами дешифратора, третья ления которого соединены соответст-. и четвертая информационные шины венно с первым и вторым выходами де- соединены соответственно с первой и шифратора, выходы которого являются второй группой информационных входов выходами устройства, выход элемента регистра делителя и регистра частноИЛИ соединен с первым входом управ- го, выходы которого соединены с ления регистра делителя, выходы кото- третьей группой входов сумматора, рого соединены с первой группой ин- первая шина управления соединена со формационных входов сумматора, пер- входом управления сумматора и с чет вый и второй входы дешифратора сое- вертым входом управления регистра динены соответственно с прямым и ин- ЗО делителя, вторая шина управления соеф 662938 4 динена с первым входом элемента ИЛИ, входы 8,9 и10,11 одновременно, т.е, счетным входом триггера, входом уп- в каждый момент времени на входы no yiвления регистра делимого и третьим . ступают разряды делимого н делителя входом управления регистра частного, с одинаковыми весами. третьЯ шина управления соедийена со На величины E. и В накладываются вторым входом элемента ИЛИ, пятым вхо- спедующие ограничения: -дом управления регистра делителя, 8 О Ас i/2 1)2с 5a f

" четвертым входом управления регистра

Принцип работы устройства заключачастного. ется в следующем. В исходном состояНа чертеже изображена структурная нии в à åì разряде регистра 3 записхема предлагаемого делительного уст- единица а все остальные регист10 сана

1 ройства. ры, блок суммирования 1 н триггер 5

Устройство содержит (n+6) Разряд- установлены в нулевое состояние. В ный блок сурования 1 ("-разряд- каждом цикле вычислений на тактируюность исходных опеРандов) (п+3) Раз- е входы 14 15 и 16 поочередно поступают соответственно тактирующие ный Регистр делимого 3, и-разрядный 15 сигналы у1 к 2 3 тр 4, частного, триггеР 5 i деши дого 1-го цикла вычислений л нт ИЛИ 7, информацион- п+3) на входы 8,9 и 10,11 поступают

8-11, входы Устройства 12 ифры очередных разрядов соответствен13„14-16 . но а" и b В первом такте цикла деБлок суммирования 1 имеет ц п имеет епb

20 ления сигнал у со входа 14 поступано а ) ° сдвига содержимого на два разр д в азяа ет на цепь сдвига блока суммирования .1 влево. Регистры 2,3 и 4 имеют цепи 1 и на цепь приема кода регистра 2. вида и прямого и дополнительного ко- В результ ат е 3T QI"o содержимое бл дов : и цепи сдвига на один разряд рования 1 сдвигается на два развлево. Регистры 2 и 4, кРоме,о о, . 5 а влево, а к младшему разряду рет; г гистра 2 прибавляется значение очеряды РегистРов 2 и 4 являются сумми- Ь Если (р сутствует сигнал на входе 10), то выгистров имеют цепь распространения читается единица из младшего разряда переноса. Дешифратор 6 може быть 30 регистра 2 Если Ь; =1 (присутствует построен в соответствии с системой сигнал на входе 11), то прибавляется единица к младшему разряду регистра 2 т РЯ а если Ь„ =0 (сигнал на входах 10 и 11

1 отсутствует), то регистр 2 не изме 2 г Ч .ц няет своего состояния. Таким образом, где - функция i-ro выхода (i=1;2) в регистре 2 происходит накопление делителя В. Во втором такте цикла деУ

- значение старшего разряда ления сигнал уа с входа 15 поступает блока суммирования l с весом 2; на цепь приема кода триггера 5, чер э

Р

2 5

- значение состояния тригге- элемент ИЛИ 7 поступает на цепи выдаа 5

40 чи кодов регистра 2 и на цепи выдачи, ра

Исходные операции А и В и резуль- кодов и сдвига регистров 3 и 4. В тат Х представлены двоичным избыточ- результате этого в блоке суммирования ным иодом с цифрами 1,0,1. При этом 1 происходит суммирование содержимого операнды А и В и результат Х ймеют этого блока с кодами, поступающйми с выходов регистров 2,3 и 4, а в триги гер 5 записывается предыдущее состоА=К а.2 янке старшего разряда блока суммиро 1 вания 1 (одновременное суммированиев блоке суммирования 1 и запись npei 1.,50 дыдущего состояния старшего разряда и . этого блока в триггер 5 возможны, Х=.Х: x(2, так как блок суммирования 1. являет(1 ся сдвигающим и, следовательно, каждый где а(,Ь;,x;<$1,0, lj. разряд этого блока должен быть nog . Каждйй разряд числа в избыточном 55 строен на паре триггеров или на представления кодируется двумя цифра- триггерах с внутренней задержкой) . ми из множества (1,0,1). При этом Зри этом код на выходах регистра 2 цифре 1 соответствует сигнал на входе зависит от предыдущего состояния

8 или 10, или на выходе 12. Цифре 1 старшего разряда (знака) блока сумсоответствует сигнал на входе 9 или мирования 1. Если в этом разряде за11, или выходе 13. Цифре 0 соответ- писан нуль (поЛожительный знак),то ствует отсутствие сигналов на входах из регистра 2 выдается дополнитель8,9, на входах 10,11 или на выходах ный код, а если в этом разряде эапи12,13. сана единица (отрицательный знак), то

Коды делимого А и делителя В посту- из регистра 2 в блок суммирования 1 пают поразрядно соответственно íà 65 передается прямой код. Код на выходах кизв. л(К+1)

Мпр. 4k i 4

При па32 применение в вычислительной среде предлагаемого устройства позволяет увеличить быстродействие в 32/4 8 раз.

Б бб 29 38 6 регистра 3 зависит от сигналов на цикла вычислений после поступления входах 8 и 9. Если присутствует сиг- разрядов делимого и делителя с весом нал на входе 8 (а, l ), то из регист- 2 1 . Поэтому, для получения частного ра 3 выдается дополнительный код, а с точностью 2 " необходимо выполнить если присутствует сйгиал на -входе 9 и+3 циклов вычисления. (а;=1) - выдается прямой код. При от- Рассмотрим работу устройства на сутствии сигналов на входах 8 и 9 5 примере. Пусть Р. (25/б4)дес.= код из регистра 3 не выдается. Код на =(0,111111)изб., В (43/64)дес.= выходах регистра 4 зависит от значе- (0,11Т011)иэб. Для этих значений ний сигналов на входах l0 u l l Если операндов п=б, поэтому необходимо присутствует сигнал на входе 10 выполнить 9 циклов вычислений. Про(Ь1 =1), то из регистра 4 выдается 10 цесс вычислений иллюстрируется таблипрямой код, а если присутствует сиг- цей состояний блока суммирования, ренал на входе 11 (Ь(=l) - выдается гистров и триггера устройства. Редополнительный код. При отсутствии зультат вычислений для этих значений сигналов на входах 10 и 11 код иэ исходных операндов Х (001,101111)изб. регистра 4 не выдается. 15 =(37/б4)дес.

Одновременно с этим содержимое фе- Иэ рассмотренного примера видно, гистров 3 и 4 сдвигается на один раз- что для получения результата с точряд влево (одновременная выдача ностью 2 ", необходимо выполнить кодов из этих регистров и сдвиг их Т и+3 циклов вычислений. Отношение содержимого возможны, так как регист- быстродействия известного и предлагары 3 и 4 являются сдвигающими и сле- 20 емого устройства составляет: довательно, каждый разряд этих регистров должен быть построен на паре триггеров или на триггерах с внутрен- Т и+5 ней задержкой) ., При выдаче дополнипр. тельного кода из регистров 2,3 и 4 на входы свободных (не связанных с

Если принять па32, что соответвыходами регистров, и ) разрядов выходами регистро 2 3 4) ствует показателям современных ЦВМ

l блока суммирования 1 подаются единичто ные сигналы и, - кроме того, на вход младшего разряда подается еше один 30

"иэъ. единичный сигнал. Перед началом тре- Тпр тьего такта цикла вычислений дешифра-. тор б анализирует состояние тригге- Следовательно, быстродействие ра 5 и старшего разряда блока. сумми- предлагаемого УстРойства выше быстрования 1 и на выходах д Фратора б 35 родействия известного устройства при появляется код очередного разряда . Работе в Реальном масштабе вРемени частного х;, который поступает на выходы 1 2 и 1 3 частного . В третьем так- Определим з адержку, вносимую К те цикла деления сигнал у с входа УстРойствами при использовании их в

Э

lб поступает на цепь приема кода ре- вычислительной среде. Как было покагистра 4, на цепь сдвига регистра 2 зано, после пРихода РазРЯдов дели40 и через элемент иПН 7 — на цепи выда- мого.и.делителя с весом 2, Разряд чи кодов регистра 2. В результате частного с весом 2 1 появляется через этого из регистра 2, в соответствии 3 цикла вычислений. Таким обРазом,оче-, со значением старшего (знакового) редной разряд, полученный на выходе разряда блока суммирования 1, в блок 45 Уст >ойства, обрабатывается другим Устсуммирования 1 выдается прямой или Ройством в слеДУюШем Цикле, слеДовадополнительный код, а к мла шему раз- тельно задержка, вносимаЯ од м Устряду регистра 4 црибавляется значение Ройством, составляет 4 цикла. Задержочередного разряда х;. При этом, ес- ка, в"осимаЯ К Устройствами, буДет ли присутствует сигнал на выходе 50 составлЯть Ыпр=4К-1

12 (z;=1), то вычитается единица из

Таким образом, выигрыш в быстромладшего разряда регистра 4. Если действии при использовании в вычислиприсутствует сигнал на выходе 13 тельной среДе пРедлагаеМого Устрой-. (х;=1), то прибавляется единица в ства по сРавнению с известным буДет младший разряд регистра 4, а если 55 определяться выражением: сигналы на выходах 12 и 13 отсутству1ют (х 0), то регистр 4 не изменяет своего состояния. Таким образом, в регистре 4 происходит накопление частного Х. Одновременно с этим содер- 6( жимое регистра 2 сдвигается на один разряд влево. На этом заканчивается один цикл вычислений. Разряд частного с весом 2 появляется через 3

6629 38

000000000 000000 000001 О 00 ООООООО000 ис

1 1oi 101

000000001

OOI0O0O000000

000000 000010

ООООООО1О +. O оооооо:

00 0000000010

00,0000000001

0O i O0QOOOOl00

1 11О 101 1, 000000011

l.

000000 000100

2 2

OOooîoi1o"+ о оооооо

0D 00000OD11D

00 0000000010, S

101 11О

O00000l01

000000

00000,1010 1

000001

11 1111110110

11 1111111000

1 01 0 00 0

O00OO101О

11,1111100000

000010 010000

000010100 1

000001

00 0000010100

00,0000010000

1 О1

1 1 10

00,0001000000

000010101

1 2, 1

О ll,lllj111110

00 0000000000

+ОО ООООООООО1

11,1111111111 00

О 11 1111111010

ОО 0000000000

11 1111 111110

11 1111111100 00 О

00i00000O1000

001000 0 11 1111110110

00 0000000000

00 0000000100

00 0000000010 01 1

1 00 0000010100

00 0000000000

00: ОООООИООО

11,1111111100 10 1

6629 38

Продолжение таблицы

В 9 10 . .. 11 . 12 13

000010 100000 О 11 1111010110

11 1111111000

11 1111110000

11,1111111110 00 О

5 2

000101010 О

000010

00 0000101010

00,0000101000

"1 10 1 01

00,0010100000

000101011

000100 000000

00,0000011010 01 1

001010110 1

000101

11 1110101010

11,1111000100

11,1100010000

001010110

001010 000000

7 2

11, 1110111100 10 1

00 0010101100

010101100 1

001001

00,0001101000

00,0110100000

010101100

010010 000000 0 11 1010101000

00 0000000000"

00 0000000000

00,0001001000 01 1 т

101011000 1 000000

010011

11 1010101000

10,1111000000

101011000

1 00 1010110000

00 0000000000

100110 000000

00 1010110000

010110000 1

100101

00,0010100000

1 2 Э 4 5 6 7

1 0

0 11 1110101010

11 1111110000

11 1111100000

1 00 0010101100

00 0000000000

00 0000000000

00 0000000000

11,0111110000 10 1

662938

Формула изобретения

Составитель А.Уткин

Редактор Н.Веселкина Техред З.Фанта Корректор C.Ïàòðóøåâà

Заказ 2701/50 Тираж 779 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

1130 35, Москва, 3(-35, Раушская наб., д.4/5 l

Филиал IIIIII Патент, r.Óæãîðîä, ул.Проектная,4

Устройство для деления, содержащее сумматор, регистр делителя, регистр делимого, дешифратор, элемент

ИЛИ, регистр частного, первый и второй входы управления которого соединены соответственно с первым и вторым выходами дешифратора, выходы которого являются выходами устройства, выход элемента ИЛИ соединен с первым входом управления регистра делителя, выходы которого соединены с первой группой информационных входов сумматора, первый и второй входы дешифратора соединены соответственно с прямым и инверсным выходом старше- 15 го разряда сумматора, о т л и ч а ющ e e с я тем, что, с целью повышения быстродействия устройства, в него введен триггер, причем выходы ре- гистра делимого соединены со второй 20 группой входов сумматора, а первый и второй информационные входы регистра делимого соединены с первой и второй информационными шинами соответственно, прямой и инверсный выходы25 старшего разряда сумматора соединены со вторым и третьим входами управления регистра делителя и с первым и вторым входами триггера, первый и второй выходы которого соединены соответственно с третьим и четвертым входами дешифратора, третья и четвертая информационные шины соединены соответственно с первой и второй группой информационных входов регистра делителя и регистра частного, выходы которого соединены с третьей группой входов сумматора, первая шина управления соединена со входом управления сумматора и с четвертым входом управления регистра делитЕля, вторая шина уйравления соединена с первым входом элемента ИЛИ, счетнйм входом триггера, входом управления регистра делимого и третьим входом управления регистра частного, третья шина управления соединена со вторым входом элемента ИЛИ, пятым вхОдом управления регистра делителя, четвертым входом управления регистра частного.

Источники информации, принятые во внимание при экспертизе

1. авторское .свидетельство СССР

9 396689, кл. G 06 F 7/39, 1973.

2. авторское свидетельство СССР

9 485447, кл. G 06 F 7/39, 1975.