Ячейка памяти

624292

В этой" ячейке памяти выпопнение указанного условия соблюдается только в узком диапазоне изменений внешней температу» ры, питающих напряжений и частоты импуль сов синхронизации. Это ограничивает при5 менение известной ячейки памяти в промышленных устройствах вычислительной техникй, автоматики и телемеханики, работающих, как правило, и условиях интенсивных помех и одновременном воздействии различного рода дестабилизирующих факторов.

Целью изобретения является повы- . шение надежности эа счет расширения области компарации. В описываемой ячейке это достигается тем, что она содержит

l триггер, элементы И и элемент ИЛИ, выход которого соединен с инвертором, входы - »с одной иэ управляющих шин и вы ходами элементов И, первые входы которых подключены к другим управляющим шинам, вторые входы - к ключу, а третьи входы -. к выходам триггера, входы которого соединены с выходами элементов

И-НЕ.

На фиг. 1 представлена принципиальная схема описываемой ячейки; на фиг. 2временные диаграммы, поясняющие ее работу, Ячейка памяти содержит последовател но соединенные элемент 1 коррекции, компаратор 2, накопительный элемент 3 и ключ 4, подключенные к шине 5 нулевого потенциала, элементы И-НЕ 6 и 7, одни входы которых соединены с одной иэ управ ляюших шин.- 8, а.другие входы - с другими управляющими шинами 9 и 10, инвертор 11, соединенный с накопительным; элементом 3, триггер 12, элементы И

13 и 14 и элемент ИЛИ 15, выход которого соединен с инвертором 11, входыс одной из управляющих шин 8 и выходе» ми элементов И 13 и 14, первые входы которых подключены к другим управляющим шинам 9 и 10, вторые входы — к ключу 4, а третьи входы - к выходам триггера 12, входы которого соединены с выходами элементов И-HE 6 и 7.

На выход,16 ячейки памяти подается периодическая последовательность импульсов с фазой, соответствующей хранимому числу.

На фиг, 2 приняты обозначения: !

0 и 0 -нечетные и четные импульсы опорной частоты, подаваемые на шины 55

9и 10

0 — импульсы записи информации, синхронизированные импульсами опоцной частоты, Ц - напряжение на инверсном выходе триггера 12;

0 и U»- выходные импульсы эле и м ментов И 13 и 14;

О - напряжение делителя элемента

1 коррекции:

Uy - HBBpHKeHHe HB HBKOBHT911E»BDM элементе 3)

U - напряжение на выходе ключа 4)

U - импульсы на выходе 16 ячейки памяти

Ф, Т - длительность импульса записи и и период следования импульсов частоты (частота синхронизации)

17 и 18 - предлагаемые эпюры напряжений на накопительном элементе 3 при наличии дестабилизирующих факто ров.

Работа ячейки памяти с шестью устойчивыми состояниями (. »l 6), в кото рой предварительно записано число 1 .

При отсутствии сигналов на шине 8 записи информации элементы И-НЕ 6 и 7 заперты, а импульсы с фазами нече»тной и фазами четной последовательностей опорной частоты, поступающие на шины 8 и

10, не изменяют состояния триггера 12, На прямом выходе этого триггера 12 присутствует высокий положительный потенциал, а на инверсном - нулевой, благодаря которым элемент . И 13 подготовпен, а элемент И 14 заперт по вторым входам. Пусть в момент времени 1о напряжение U> на накопительном эпементе 3 линейно нарастаетэ !тогда на выходе ключа 4 формируется нулевой потенциал, который в свою очередь запирает по corn ветствуюшим.входам эпементы И 13 и

14, и следовательно, предотвращает поступление импульсов опорной частоты через элемент ИЛИ 15 на вход инвертора

11. В момент времени 6 напряжение

U достигает уровня М; делителя щте мента 1 коррекции; заряд накопительного элемента 3 прекращается и на выходе ключа 4 появляется высокий потенциал.

При этом зпемент И 13 подготавливает ся к пропуску импульса с фазой нечетной последовательности, так как на второй егц вход ранее был подан разрешающий потенциал .с триггера 12, а элемент И 14 остается запертым. Импульс с фазой нечетной последовательности с шины 9, пройдя через элементы 13 и 15, в момент времени t,вызывает появление отрицательного импульса на выходе инвертора

11. В результате емкость накопитель його элемента 3 разряжается до потенциала, близкого к нулю, а по истечении