Однородная вычислительная среда

 

Союз Советских

Социалистических. Республик (11) 618738

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свнд-ву— (22) Заявлено 25.04- 74(21) 2018622/18-24 с присоединением заявки №вЂ” (23) Приоритет (43) Опубликовано 05.08.786юллетень Ме29 (45) Дата опубликования описания 30.06.78

2 (5l} М. Кл. (д 06 F 7/00

Государственный комктет

Совета Мкнкстроа СССР оо делам изобретенкй и открытий (53) ЬДК 681 З25 (088. 8) (72) Автор изобретения

И, П, Егоров

Московский ориена Трудового Красного Знамени инженерно-строительнь>й институт имени B. В. Куйбышева (71) Заявитель (54) ОДНОРОДНАЯ ВЫЧИСЛИТЕЛЬНАЯ СГ ЕДА

Изобретение относится к области вычислительной техники и может быть использовано при построении параллельных процессоров.

Известна однородная вычислительная среда (1), соцержашая элементы объединенные в матрицу. Каждый элемент матрицы содержит логические схемы И, ИЛИ, "Запрет, триггеры и элемент с переменной структурой настройки, возбуждаюшие и настроечные входы которого соединены соответственно с логическими, возбуждающими и настроечными входами элемента вычислительной среды, Недостатком устройства является необходимость затрат большого количества оборудования при его реализации.

Наиболее близким к изобретению по технической сушности и достигаемому положительному результату является однородная вычислительная среда j2J, содержашая матрицу ттт и ячеек, vn блоков пресбразования информации, tl блоков управления режимом, центральный блок управления. Первые выходы и первые входь> ячеек 1 -го (> =, - ° > тт ) столбца матрицы соединены с т -й (1 =.>, °, vn ) шиной разрешения записи. Второй и третий входы ячеек 1-vo (1 = >,..., rn ) столбца матрицы соединены с т -й (т = т, . -, >т> ) шиной опроса, Четвертые входы и вторые выходы ячеек

j -й (j = ", ° °, > т ) строки матрицы соединены с > -й (з ", °, т1 ) шиной обмена . Пятый и шестой входы .-, ячеек > -й (* >, ..., тт ) строки матрицы соединены соответственно с з — и (J ъ p >т ) шиной ввод& и с 9-Й (j=- т,,n ) шиной за- писи. Первый вход и выход т -го (> =, ., йч ) блока управления режимом соединены соответственно с 1 -й шиной разрешения записи и с 4 -й шиной спроса. Информационный вход, первый и второй выходы т:го (f = f,..., < ) блока преобразования информации соединены соответственно с -й ши25 ной обмена, с g-й шиной ввода и с

618738

Э и шиной записи. Первый и второй выходы К вЂ” и группы выходов (К =

1...„пь) центрального блока управления соепинены соответственно со вторым и третьим входами j - го (1 = <> .", л ) блока управления режимом. Первый, второй и третий выходы К вЂ” и (К = т +4, rn + и ) группы выходов центрального блока управления соединены соответственно с первым, вторым и третьим входами 5 — го (1 " ", И ) блока преобразования информации.

Недостатком такой однородной вычислительной среды является необходимость затрат большого количества оборудования, что обуславливает ее сложность.

Цель изобретения — упрощение вычисf5 лителььой среды, Поставленная цель достигается тем, что третий выход К вЂ” и (К = 4, - ", vn группы выходов центра;1ьного блока управ2 ления соецинен с четвертым входом го (1 = 1, -, ти ) блока управления режимом, а четвертый, пятый, шестой, седьмой выходы К вЂ”.й (К = + IÄ...,!пап) группы выходов центрального блока управ2 ления соединены соответственно с четвертым, пятым, шестым и седьмым входами — го (= 4, - и ) блока преобразования информации.

Поставленная цель достигается также тем, что каждая ячейка содержит .триггер, первый и второй входные элементы

И, первый и второй выходные элементы

И. Единичный и нулевой выходы триггера соединены с первыми входами соот35 ветс венно первого и второго выходных элементов И. Первые входы первого и второго входных элементов И соединены соответственно с первым и вторым вхоцами ячейки а выходы — соответственI

40 но с едини ным и нулевым входами триггера, Вторые входы первого и второго входных элементов И соединены соответственно с пятым H шестым входами ячейки. Вторые входы первого и второго выходных элементов И соединены соответственно с четвертым и третьим входами ячейки, а выходы — соответственно, с первым и вторым выхопами ячейки.

Поставленная цель достигается также тем, что каждый блок преобразования информации содержит регистр сдвига, многофункциональный логический узел, разделительный и переключательный элементы, первый и второй элементы И, первый и второй элементы ИЛИ, элемент HE. Первый вход регистра сдвига соединен с информационным входом блока, с первым входом переключательного элемента и че— рез разделительный элемент с четвертым входом блока. Второй вход регистра сдвига, первый и второй управляющие входы многофункционального логического

1 узла соединены соответственно с третьим пятым и шестым входами блока. Разряд ные Bblxogbl регистра сдвига соепинены с информационными входами многофункционального логического узла, выход которого соединен с первым входом второго элемента И и через элемент Hh— с первым входом первого элемента И.

Вьгходы первого и второго элементов

И через первый и второй элементы ИЛИ соответственно соединены с перв.им и вторым выходами блока. Вторые входы первого и второго элементов ИЛИ соединены с первым входом блока, второй и седьмой входы блока соединены соответ ственно со вторыми входами первого, второго элементов И и со вторым входом переключательного элемента, выход ко. орого соединен с земляной шиной блока.

Поставленная цель достигается также тем, что каждый блок управления режимом содержит элемент ИЛИ-IIE, элемент

ИЛИ, разделительный и переключательный элементы. Первый вход блока соединен с первыми входами переключатель ного элемента и элемента ИЛИ-НЕ и через разделительный элемент с первым входом элемента ИЛИ, второй вход и вю ход которого соединены соответственно с выходом элемента ИЛИ-HE и выходом блока. Второй, третий и четвертый входы блока соединены соответственно с первым входом элемента ИЛИ, со вторыми входами элемент ИЛИ-HE и переключательного элемента, выход .,которого соединен с земляной шиной блока.

На фиг. 1 представлена структурная схема вычислительной среды; на фиг,2 « структурная схема элемента вычислительной среды; на фиг. 3 — структурная схема блока преобразования информации; на фиг. 4 - структурная схема блока управления режимом.

Однородная вычислительная среда содержит ячейки 1 — 1 „п„с выходом

2, входами 3-8 и выходом 9, блоки

10 — 10 преобразования информации со входами 11-1 8 и выходами 1 9, 20, блоки 21,, —. 21 щ управления режимом со входами 22-25 и выходом

26, центральный блок 27 управления с первсй группой выходов 28, с г — и группой выходов 29, с (В+ 1 ) и группой выходов 30 и с (пч + n ) и группой выхоцов 31, шины 32 - 32 оазрешения записи, шины ЗЗ вЂ” 33

5 эпроса, шины 34< — 34 обмена, шины 35 — 35, ввода и шины 36 —

36 и записи, Ячейка вычислительной среды (фиг.2) содержит выходные элементы И 37,38, триггер 39 н входные элементы И 4041.

Блок преобразования информации (фиг.3) i .содержит разделительный элемент 42, регистр сдвига 43, переключаюший элемент 44, многофункциональный логический узел 45, элементы И

1О

46,47, элементы ИЛИ 48,49, элемент

НЕ 50.

Блок управления режимом (фиг. 4) содержит переключательный элемент 51 разделительный элемент 52, элементы

$$

ИЛИ 53, элемеьг ИЛИ-l-!E 54.

Вычислительная среда работает сле

g+IolHHM образом.

Режим пересылок операндов.

Пересылки операндов осушествляются последовательно. B каждом такте производится перепись содержимого определенных ячеек какой-либо одной, например

g — й, строки матрицы в ячейки любой другой строки, Для этого на вход 11 блока 10 и га входы 13 остальных ячеек подается иэ блока 27 единичный сигнал. В ре1эультате на шине 34 3 присутствует единичный сигнал, а на остальных шинах

34 — нулевые.

При этом на шины 32 — 32 посту4 пают инверсные значения содержимого триггеров 39 j и строки. На входах

23 — 25 присутствуют нулевые сигнальг, поступаюшие из блоков 21 — 21 „.

Ф

Таким образом ° сигнал с шин 32 32пл после вторичной инверсии на элементе ИЛИ-НЕ 54 поступает с выхода д

26 блока 21. на шину 33, . Одновременно на входы 12 блоков 10 .й

10г (кроме блока 10 ), т.е. блокоь, уцравляюших строками матрицы, в которые должна производиться запись, пода ется единичный сигнал. Под его дейст- вием срабатывают входные элементы И

40,41, и происходит запись считанной информации в триггеры 39 ячеек сооТветствуюших строк матрицы. 50

Гслн требуется считать содержимое ячейки не полностью, а частично, то единичные сигналы подаются на входы

23, 24 тех блоков 21< — 21, состоя ние столбцов которых должны остаться 55 без изменений. При этом па соотве1 ствуюших шинах 32 „— 2„„, 33 — 33 присутствуют нулевые сигналы, и входные элементы И 40,41, ячеек заперты.

Режим обработки операндов.

Обработка содержимого всех строк среды производится параллельно по единой микропрограмме. Обработка складывается иэ двух чередуюшихся операций: считывания и записи.

При считывании на, входы 25 определенных с голбцов ячеек матрицы подаются единичные сигналы, а на выходы 1 1,12, 1 3 и

17 всех строк-нулевые. При этом в каждой строке содержимое триггеров 39 ячеек через шины 344 — 34г поступает на входы 18 блоков 10., — 10„и в регистр сдвига 43, сдвиг которого осуп есгвляl ется поц воздействием сигналов, подаваемых на вход 14. R зависимости от комбинации сигналов, присутствувмцих на входах 15, 16 логического узла 45, по следний реалнзирует требуемую функцию от переменных, передаваем, х на его входы из регистра сдвига 43.

При записи на входы 17 блоков 10

- 10щ подается единичный сигнал, и с выхода узла 45 полученный результат поступает беэ инверсии на шину 35 и с инверсией на шину 36

Одновременно на входы 25 тех блоков 21 — 21„„на управляемые которыми столбцы ячеек должен быть записан получе п ый результат, подается единичный сигнал. При этом на входах 25 остальных блоков 21 — 21 „присугствуют нулевые сигналы, а на входах 23 к 24 этих блоков — единичные, поэтому полученные результаты не записываютск в ячейки соответствующих столбцов.

B качестве примера рассмотрим наиболее часто встречаюшуюся операцию при арифметической обработке операндовпоразрядное суммирование, от продолжительности которого очень сильно зависит обшее время вычислен @. В вычислительной среде суммирование двух разрядов пары чисел происходит за пять тактов: в 1 такте — считывание 1 — го разряда первого числа; во 2 такте- считывание 1 — го разряда второго числа; в 3 такте — считывание переноса от сложения (1 — 1) — ых разрядов:, в 4 такте — запись суммы; в 5 такте — запись переноса.

Можно показать, что изобретение позволяет реализовать любой конечный алго— ритм обработки переменных, содержашихся в ячейках строки, если набор фуикций, реализуемых многофункциональным логическим узлом 45, гклк1чает в себя хотя бы о ц у функцию минимального функ61 8738 ционально полного базиса:, например функцию ИЛИ вЂ” ИЕ (И-HF), В этом случае; строка матрицы может выполнять функции произвольного конечного автомата с Р внешними входами, ф внутренними состояниями и Г внешними выходами, у которого % г Ф 2 E og 2 Ч = rt1 где ?i — число ячеек 1 - t < â

1 строке матрицы.

55 й

Формула изобретений

1. Однородная вычислительная средь. содержащая матрицу 1т х и ячеек, п блоков преобразования информации, п блоков управления режимом и центральный блок управления, причем первые выходы и первые входы ячеек g -го (7 = „...щ) столбца матрицы соединены с — и (< = <,.", m ) шиной разрешения записи, второй и третий входы ячеек 1 — го (1 = <, --, Al ) столб ца матрицы соединены с — и (a = 4, "°, tel ) шиной опроса, четвертые входы и вторые выхоцы ячеек g — и (° - °, Г1 ) cTpoKH мат ищ61 соединены с — и (1 =",..., и ) строки матрицы соединены с — и (4 =, -, и ) шиной обмена, пятый и шестой входы ячеек p — и (3 =, . -., П ) строки матрицы соецинены соответственно с — и (3 = 1, -., и ) шиной ввода и с j -й (= f °, и ) шиной записи, первый вход и выход q — го (1= 4,, гп ) блока управления режимом сое лигены соответственно с 1 — и шиной разрешения записи и с t — и шиной .,проса, информационный вход, первый и второй выходы - го (= ..- °, П ) блока преобразования информации соеди иены соответственно с j -й шиной обмена, с g -й шиной ввода.и с -й шиной записи, первый, второй выходы К-й группы выходов (K-1,... „m ) центрального блока управления соединены соответственно со вторым и третьим входами 1 — го (1 = ".. - п ) блока управления режимом, первый, второй, третий выходы К вЂ” и (К = п + > ,. + и ) группы выходов центрального блока управления соединены соответственно с первым, вторым и третьим входами j- го (3 = 4, -, и ) блока преобразования информации, о т л и ч а ю щ а я с я тем, что,с целью упрощения среды, третий выход К вЂ” и ("="

°, п ) группы выходов центрального блока управления соединен с четвертым входом — го (1=1„.-., п1 ) блока управления режимом, а четвертый, пятый, шестой и седьмой выходы К вЂ” и (К = +/,, у +и ) группы выходов центрального блока управления соединены соответственно с четвертым, пятым, шестым и седьмым Входами -ro (1 = 4,, и ) блока преобразования информации.

2. Вычислительная среда по п.1, о тл и ч а ю ш а я с я тем, что кажцая ячейка содержит триггер, первой и второй входные элементы И, первый и второй выходные элементы И, причем единичный и нулевой выходы триггера соединены с первыми входами соответственно первого и второго выходных элементов И, первые входы первого и второго входных элементов И соединены соответственно с первым и вторым входами ячейки, а выходы — соответственно с единичным и нулевым входами триггера, вторые входы первого и второго входных блементов И соединены соответственно

= пятым и шестым вхоцами ячейки, вторые входы первого и второго выходных элементов

И соединены соответственно с четверть м и третьим входами ячейки, а выхолив соответственно с первым и вторым выходамии ячейки.

3, Однороцная узычислительная срерапо п 1, отличающаяся тем, что кажцый блок преобразования информации содержит регистр сдвига, многофункциональный логический узел, разделительный и переключающий элементы, первый и второй элементы И, первый и второй элементы ИЛИ, элемент ИЕ; причем первый вход регистра сдвига-соединен с информационным входом блока, с первым входом переключающего элемента и через разделительный элемент с четвертым .входом блока; второй вход регистра сдвига, первый и второй управляющие входы многофункционально го логического узла соединены соответственно с третьим, пятым и шестым входами блока, разрядные выходы регистра сдвига соединены с информационными входами многофункционального логического узла, выход которого соединен с первым входом второго элемента И и через элемент HE — с первым входом первого элемента И; выходы первого и второго элементов И через первый и второй элементы ИЛИ соответственно соединены с первым и вторым выходами блока, вторые входы первого и второго элементов ИЛИ соединень1 с перВым ВХОдОм блока; второй и седьмой входы блока

61 8738

10 соединены соответственно со вторыми входами первого, второго элементов И и со вторым входом переключаюшего элемента, выход которого соединен с земляной шиной блока.

4, Вычислительная среда по. п.1, отличаюшаяся тем,чтокаждый блок управления режимом содержит элемент ИЛИ-НЕ, элемент ИЛИ, разделительный и переключаюший элемен ; причем первый вход блока соединен с первыми входами переключаюшего элемента и элемента ИЛИ-НЕ и через разделительный элемент — с первым входом элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом элемента ИЧИ-HE u выходом блока; . второй, третий и четвертый входы блока соединены соответственно с первым входом элемента ИЛИ, со вторыми входами элемента ИЛИ-HE и переключаюшего элемента, выход которого соединен с земляной шиной блока.

Источники информации, принятые аю внимание при экспертизе:

1, Авторское свидетельство СССР

K 259,474, кл. G 06 F 7/00, 1966.

2. Трангишвили И. И. и др. Однородные микроэлектронные ассоциативные процессоры. М., "Сов. радио, 1973, с, 11, рис. 11.

618738

7 8

4 иг. 2

Ц

Юб

2ä

17

Фиг. з

22

2Ç

Фиг.4 24 М

Составитель И. Хазова

Редактор Л. Утехина Техред Э. Чужик

Заказ 4261/40 Тираж 826 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/S

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4