Устройство для моделирования цифровых объектов

Союз Советских

Социалистических

Реслублик

Оп ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

oi) pj.0114 (61) Дополнительное к авт, свид-ву (22) Заявлено 12.02.76(21) 2323084/18-24 (51) М. Кл.

2 с присоединением заявки № (23) Приоритет— (43) Опублнковано05.06.78.Бюллетень № 21 (45) Дата опубликования описания i9. î5. то

Q 06 F 15/20

Государственный комитет

Совета Министров СССР по делам изооретеиий и открытий (53) УДК 681.3 (088.8) (72) Авторы изобретения

Б. Г. Сергеев и В. Г. Чучман (71) Заявитель

Институт электронных управляющих машин (54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ ЦИФРОВЫХ

ОБЪЕКТОВ

Изобретение относится к области вычислительной техники и оно может быть использовано для проверки правильности проектируемых логических схем различных объектов цифровой вычислительной техники и автоматики в процессе их разработки, а также для иссле5 дования эффективности (полноты) контролирующих тестов, применяемых при производственном и эксплуатационном контроле этих . объектов.

Известно устройство для моделирования цифровых объектов, содержащее переменную моделирующую структуру, представляющую собой набор сменных интегральных схем, состав которых определяется типом моделируемого объекта и которые связаны через разъемные соединения с наборным полем, выполненным в виде совокупности штепсельных гнезд, подключенных ко входам и выходам интегральных схем и соединяемых с помощью проводников с однополюсными вилками в соответствии с логической схемой моделируемого объекта (1) .

Проверка правильности логической схемы спроектированного объекта с помощью моделей проводится путем приложения ко входам модели рабочих последовательностей сигналов и сравнения получаемых выходных последовательностей сигналов модели с теми выходными 25 последовательностями, которые предписаны тех ннческпм заданием на разработку объекта. Про верка эффективности тестов функционального контроля спроектированного объекта осушествляется аналогично, с той лишь разницей, что в модели имитируются неисправности объекта (например, путем отключения входа некоторой интегральной схемы от источника сигнала и подачи на этот вход постоянного сигнала «1» или «0»). При этом выходные реакции модели на прикладываемый к ее входам тест сравниваются с реакциями, соответствующими исправ ному объекту.

Недостатком известного устройства для моделирования цифровых объектов является значительная трудоемкость набора требуемых соединений интегральных схем и имитации неисправ ностей, вызванная тем, что эти операции выполняются вручную.

В другом типе устройств для моделирования цифровых объектов (2) вместо наборного поля использована печатная плата, обеспечивающая требуемые соединения контактов разъемов, в которые вставляются сменные интегральные схемы. В состав этих устройств входит также блок имитации неисправностей, подключаемый к разъему вместо соответствующей интегральной схемы и обеспечивающий автоматическую

63101 3 3

B СООТВЕТСТВИИ C ЗЯД333НОЙ HPOf РЗММОй f300 3Ередную имитацию всех неисправностей той интегральной схемы, которую он замещает.

Недостатком этого устройства является большая трудоемкость разработки и довольно высокая стоимость изготовления печатных плат, испольэуемь3х для задания требуемых соед3333еннй каждого моделируемого. объекта. 3ТО не позволяет использовать данные устройства для проверки правильности схем цифровых объектов (устранение ошибок в схеме в гроцессе ее 16 проверки требует йеределки печатных плат), по этому основной областью Нх применений HBJIHется исследование эффективности тестов объектов после проверки (любым другим способом) их схем и трассировки соединеи33Й на пе333тных платах, предусмотренных конструкцией объектов. Именно аТН платы применяются в качестве средств коммутации в рассмотренных устрОйствах.

Яахбо "ce близким техническим решением к изобретени30 является устройство JLJIH Mo+QJIII- д

p0B3IIH» цифровых объектов, содержащее блок ,переме33иой моделирующей cTрукT pf, коммутатОр, блОк памяти и блОк упраилеш3я. Выходы блока переменной моделирующей cTpvKTypbf соединены с первой группой информационных входов КОммутатора. ПерВый ВыхОд и ВхОд блОка управления соединены соответственно со входом и выходом блока памяти j3j.

Это устройство обеспечивает на!!более высокую скорость задания требуемых соединений функциональных модулей (интегряль33ых схем Mo+BJIffpgBMol О Обьектя), которая Определяется скоростью ввода информации, Oflpezeляющей эти соединения, в память блока настройки. Недостатком устройства является очень большие затраты аппаратуры и коммутаторе- и в блоке настройки. Если общее чис- 35 ло коммутируемых входов н выходов многофункциональных модулей равно и, то для обес- печения любой возможной совокупности их соединений число элементов коммутации и коммутаторе устройства ряВИО и . ЧислО 33I!0MIIH330 .40 щих элементов в блоке настройки, необходимых для управления элементами коммутации, также равно и . Поскольку даже наименьшее съемные узлы современных средств цифровой техники содержат до 50 и более интегральных схем с числом информационных выводов от 12 до 22, то минимальная величина и для устройства моделирования таких узлов порядка

3ИЮ. При этом затраты аппаратуры в устройстве настолько велики„что его реализация по существу нереальна.

Целью изобретения является упрощение уст ройства.

Поставленная цель достигается тем, что в. предложенное устройство введены регистр, блок ввода н блок переключения разрядов. Выход блока ввода соединен со вторым входом блока управления, выход коммутатора — с третьим входом блоки управления, четвертый вход которого является управляющим входом устройства. Второй, третий, четвертый н пятый выходы блока управления соединены соответственно с информационным входом блока пере- !3!3 кл30чен ИH РазРЯдои, c If IIP3 I3л и303ци м 33ход0м регистра, с управляющим BxUlloM коммутатора H 63!Ока HepeHлх3чения p3зрядов и равляющнм выходом устройства. Информационные 33,!ходы блока переключения разрядов

СОЕДИНЕНЫ С IIIIIIIOPM3333303313ЫМИ ВХОДЯМИ PC гистра. Входы и выходы блока переменной моделирующей структуры связаны соответственно с выходами регистра н с информационным выходом устройства, а второй информационный вход коммутатора является информацнонII!3M входом устройства.

Блок управления устройства содержит регистр команды, счетчик адресов, генератор управляющих сигналов, первый и второй триггеры и схему сравнения. Первый выход регистра команд соединен с первым входом схемы сравнения, второй вход которой соединен с единичным выходом первого триггера, с первым входом регистра команды и является вторым выходом блока упраиле33г3я. Выход схемы сравнения соединен с информационным входом второго триг.ера, вход синхронизации которого связан с первым выходом генератора управляюп3нх сигналов. Единичный выход второго триггера соединен с первым входом генератора управляющих сигналов, Второй, третий, четвертый и пятый выходы которого соединены соответственно со входом синхронизации первоf.o триггера, с третьим выходом блока управления, с первым входом счетчика адресов н со вторым входом регистра команды. Второй и третий входы генератора управляющих сигналов соединены соотиетстие3шо со вторым выходом регистра команды н вторым входом блока управле3333я. Второй вход счетчика адресов соединен с третьим входом регистра команды и со вторым входом блока управления. Выход счетчика адресов, третий выход и четвертый вход регистра команды яляются первой группой входов и выходов блока управления, а четвертый и пятый выходы регистра команды — соотВетственно пятым и четвертым выходами этого блока.

При этом сокращение количества оборудования достигается за счет 33иедени3! программируемого последовательного обмена информацией между выходами и входами интегральных схем, входящих в состав блока переменной моделирующей структуры, в соответствии с таб.;ицей их соединений в моделируемом объекте, вместо воспроизведения этик соединений с помощью матричного коммутатора, используемого в устройстве-прототипе.

Это позволяет уменьшить число элементов коммутации в коммутаторе и в блоке переключения разрядов устройства, необходимых для обеспечения любых возможных связей между выходами и входами интегральных схем, до

2п (вместо n в прототипе), а также сократить число запоминающих элементов и блоке памяти устройства до п/2 + logqf3 (вместо и в п рототи пе) .

На фиг. 1 дана структурная схема предлагаемого устройсff33; на фнг. 2 — структурная схема блока управления; на фиг. 3 — структура цепочки команд устройства.

6I0!14

Устройство соде!эжит блок нареченной чоделируюгцей структуры I, представляющий собой набор сменных интегральных схем, состав которых определяется конкретным типом моде. лируемого объекта. Выходы блока 1 соединены с внешним информационным выходом 2 устройства, который используется для снятия последовательиосгей выходных сигналов модели, и с информационными выходами коммутатора 3. Другие информационные входы коммутатора 3 связаны с внешним информацион- !î ным входом 4 устройства, который служит для задания «аследавательностей входных сигналов модели. Функцией коммутатора 3 является передача состояния любого из выходов интегральных схем блока I или любого из входов 4, определяемого кодом (адресом) на управляющих входах коммутатора, на его информационный выход.

Входы интегральных схем блока связаны с выходами регистра 5, каждый разряд которого соответствует определенному входу одной из а этих схем. Входы регистра 5 подключены к блоку переключения разрядов 6, который служит для передачи состояния его информационного входа в любой из разрядов регистра 5, определенный кодом (адресом) на управляющих входах этого блока.

Управляющие входы коммутатора 3, регистра 5 и блока 6 соединены с соответствующими выходами блока управления 7, с которым связаны также информационный выход коммутатора 3, информационный вход блока 6, управляющий вход 8 устройства, предназначенный для задания Моментов начала каждого-очередного такта моделирования, и управляющий выход 9 устройства, с помощью которого оно сигнализирует об окончании каждого такта.

Другие входы и выходы блока управления 7 з5 подключены к блоку памяти 10, который представляет собой оперативное запоминающее уст- ройства с произвольным обращением, и служит для запоминания таблицы соединений интегральных схем блока 1 между собой и с входами 4, и к блоку ввода 11, который служит для ввода в блок 10 этой таблицы.

Блок управления 7 устройства содержит регистр команды 12, счетчик адресов 13 блока памяти 10, генератор управляющих сигналов 14, первый триггер 15, обеспечивающий буферное запоминание информации, снимаемой с выхода коммутатора 3, схему сравнения 16, которая сравнивает текущее состояние выбранного коммутатором 3 выхода интегральной схемы блока 1 с предыдущим состоянием этога выхода, указанным в команде, второи триггер !7„пред50 назначенный для фиксации момента окончания и эоцесса установления устойчивого состояния интегральных схем блока 1 в каждом такте моделирования.

Регистр команды 12, счетчик 13 и генератор 14 связаны с блоком памяти 10 и с блоком ввода 1. Выходы регистра 12 соединены с управляющими входами коммутатора 3 и блока

6; со входами генератора 14 и схемы сравнения 16. Информационный вход триггера 15 подключен к выходу коммутатора 3, а выход — ьа к1э входач регистра 12 и схемы сравнения 16.

Информацщэнный вход триггера 17 связан с

t3>axo)

I !еред ив э алом модел и 1эава ни я заданного цифрового объекта в состав блока переменной моделирующей структуры I включается тот

Н86ор интег(эальных схем, кота1эый использует ся в объекте, Входы и выходы этих интегральных схем соединяются соответственна с выхадачи регистра 5 и со входами коммутатора 3.

Далее в блок памяти 10 с помощью блока 1! вводится таблица соединений интегральных схем, описывающая их реальные связи в объекте. Каждая строка таблицы задает одну электрическую цепь объекта, соединяющую определенный выход некоторой интегральной схемы блока 1 или внешний вход объекта (одни из входов 4 устройства) со всеми входами интегральных схем блока 1, являющимися нагрузкой этого выхода или внешнего входа. Каждая такая строка представляется цепочкой команд (фиг. 3), в которой каждая команда !8 подержит адресное поле 19 и разряд признака 20.

В первой команде цепочки в разряде 20 записывается «1», гго является признаком начала цепочки команд, в остальных командах цепочки в разряде 20 записывается «О». В адресном поле 19 первой команды указываетгя.акр » который служит для увравлелия коммутатором 3 и определя г=источник сигнала (выход интегральной-схемы «ли одни из входов 4), а в адресном поле каждан последующей команды цепочки — адреса, которые используются для управления блоком перекл очения разрядов 6 и определяют приемники сигнала (вхады интегральных схем, с которыми связан данный источник, т,е. разряды регистра 5, подключениые к этим входам). Первая команда цепочки имеет дополнительный разряд 21, предназначенный для указания предыдущего состояния («!» или

«О») источника сигнала.

Таким образом, каждая электрически независимая цепь соединения интегральных. схем моделируемого объекта задается своей цепочкой команд.

Вычисление логических состояний моделируемого объекта в каждом такте t прикладываемой ко входам 4 последовательности сигналов осуществляется методом итерации Зейделя.

Предлагаемое устройство предназначено для использования совместно с внешними по отношению к нему средствами управления, например с ЭВМ,. обеспечивающей автоматизацию процесса исследования моделируемого объекта на заданных последовательностях вход. ных сигналов (гестаx). При этом ЭВМ обеспечивает приложение тестов ко входу 4 устройства, а также снятие и анализ выходных последовательностей — реакций модели на эти тесты с выхода 2 устройства. Входы 8 и 9 служат для синхронизации работы устройства и ЭВМ.

После установки на входе 4 набора сигналов, соответствующих такту t теста, ЗВМ задает на входе 8 сигнал, разрешающий начало процесса вычисления состояния модели в этом

610114 такте. 11<) окончании этого процесс» устройство нь)р»б»тьн)ает на выходе 9, сигнал, разрен)»ющий снятие установившихся значений выходных сигналов модели с выходов 2. Процесс вычисления состояния моделируемого объекта в такте t теста протек;)ег следующим образом.

Сигнал от ЭВМ, поступающий на вход 8 устройства, запускает генератор 14 блока управления 7.

Генератор 14 обеспечивает сброс триггера

17 в «О» и начинает цикл операций, соответст- IO вующих первой итерации моделирования объекта в такте t. Этот цикл начинается с чтения команды из блока памяти 10. Так как каждая команда размещена в одном слове этого блока, выборка команды требует одного обращения.

Перед началом работы устройства, а также в конце каждой итерации счетчик 13 сбрасывается в нуль, поэтому. цикл каждой итерации начин»ется с чтения первой команды первой цепочки команд. Эта команда принимается в регистр 12. Ее адресное поле воздействует на упр»вляющ)l<. входы коммутатора 3, который выбирает заданный этим полем выход одной из интегральных схем блока 1 (или один из входов 4) и передает его состояние в триггер 15.

Состояп)ие триггера !5 сравнивается схемой 16 со значением разряда 21 команды в регистре 12. 2

Если и «ет место неравенство, то состояние триггера 15 передаетея в этот разряд регистра 12, запускается операция записи в блок памяти 10 модифицированной команды из регистра 12 по ее прежнему адресу, сохраняемому и счетчике 13, и во второй триггер 17 записывается «!», в противном случае указанные действия не выполняются. Затем состояние счетчика 13 увеличивается на единицу, и читается вторая команда цепочки.

После приема этой команды в регистр 12 35 ее адресное поле воздействует на управляющие входы блока 6, с помощью которого состояние триггера 15 передается в соответствующий разряд регистра 5, соединенный со входом определенной интегральной схемы, который задан адресным полем команды. В соответствии с новым состоянием входа интегральная схема изменяет свое внутреннее состояние или/и выходные сигH2Ë6I.

Зато») аналогично проводятся выборка пос.)<:дуюц)их команд первой цепочки и изменение состояния остальных входов интегральных схем, связанных с источником сигнала, заданным пер вой командой цепочки. Затем выбираются следующие цепочки команд. По окончании последней цепочки цикл операций устройства, относящийся к первой итерации моделирования объек- >о та в такте t, заканчивается. Генератор управляющих сигналов 14 сбрасывает в нуль счетчик 13 и опрашивает состояние триггера 17.

Если состояние хотя бы одного вь)хода какой-либо интегральной схемы блока 1 измени15 лось в результате этой итерации (T.å. оказалось отличным от предыдущего состояния, указанного в разряде 21 команды, соответствующей данному выходу), то триггер 17 «aêoI)Iòñÿ в состоянии «1». В этом случае геH<. pc)T<)p 14 начинает новый цикл работы, соответствующий <э следукнцей итерации. Если ни один выход ни одной интегр )JIbHoH схемы в цикле предыдущей итерации не изменился (это означает, что процесс установления нового состояния модели в такте t завершился), то триггер 17 находится в состояние «О». При этом генератор 14 вырабатывает сигнал на выходе 9, свидетельствующий об окончании моделирования в такте и останавливает работу устройства до получения нового сигнала начала такта (t + 1) на входе 8. Устройство работает аналогично во всех тактах t)1 прикладываемой ко входам 4 последовательности сигналов. Отличие только в цикле первой итерации такта т = 1 состоит в том, что в этом цикле генератор 14 принудительно устанавливает выход схемы сравнения

16 в состояние, соответствующее результату

«неравно». При этом выполнение первой команды каждой цепочки команд сопровождается ее записью в блок памяти 10 так же, как при изменении состояния выхода интегральной схемы, причем в каждой записанной команде разряд

20 оказывается в таком же состоянии, которое и меет соответствующий этой команде выход интегральной схемы.

Работа устройства в случае моделирования

))оведения объекта при наличии в нем любых неисправностей внешних выводов интегральных схем или их связей, необходимого при проверке эффективности (полноты) контролирующих тестов, аналогичны описанной.

Имитация неисправностей в исходной модели исправного обьекта осуществляется изменением одной или нескольких команд в блоке памяти 10, которое производится с помощью блока ввода 11. Для имитации константных неисправностей на входах и выходах интегральных схем в системе адресации коммутатора 3 и блока переключения разрядов 6 предусмотрены фиктивные адреса, соответствующие константам «1» и «О». Это позволяет, модифицируя таблицу соединений моделируемого объекта, задавать эти константы в качестве источника сигнала в любом соединении.

Главным технико-экономическим преимушеством предлагаемого устройства по сравнени)о с устройством-прототипом являются существенно меньшие затраты аппаратуры.

В предлагаемом устройстве суммарное число элементов коммутации (например, электронных вентилей) в составе коммутатора 3 и блока переключения разрядов 6 равно 2п -< m, (где и — общее число внешних выводов интегральных схем, входящих в состав моделируемого объекта, m — число внешних входов объекта) . В устройстве — прототипе матричный коммутатор выводов интегральных схем и внешних входов требует n - + и m элементов коммутации.

Число запоминающих элементов, необходимых для задания всех возможных соединений в моделируемом объекте, в предлагаемом устройстве (объем памяти блока 10 в битах) составляет (и + m) (2 -+ 1оо /п -1- гп;), в то время как в устройстве-прототипе oHQ равно и- "+ IIm.

ВЮ

Если уч(cTb, чта дая(е наименьшие съемные модули (типовые элементы замены) современных 31)М содержат до 50 и более интегральных схем с числам информационных выводов от 12 до 20, то минимальная Величина и, на котоpVIo должно f»jMTb расс !HTBHQ устройство Моделирования, равна 1000 и более. Г1рн этом в

1»редлагаемам устройстве требуется в 500 рзз меньше лемеитав коммутации, чем в прототипе. Выигрыц? .-;: .еле запомннаюших элементов составляет примерно 100 раз.

Иедостатком предлагаемого устройства по сравнению с прототипам является меньшее быстродействие. Тем не менее, опо оказывается достаточно высоким и приемлемым для той области применения, на которую рассчитано устрОЙства. CKQpocTb маделированиЯ, Обеспечиваемая устрОЙством, определяется Величиной 10 /Р/и + m/((тактов/сек.), где Р— среднее число итераций в каждом такте входной паследавзтел(.??асти, à — длительность цикла абра»цения к блоку памяти ((иксе(<). Если принять Р = 5, т: =- 0,2 мкс, то для упомянутых ранее модулей ЭВМ (и = 1000, порядка

50) cKÎpocTb моделирования cocTBBJlяет QKQJIQ

1000 TBKTÎB/Сек. H Ие 33BHCHT OT СЛОжноСТИ HHтегральных схем объекта. Для сравнения стоит отметить, что при наиболее распространенном в настоящее время программном моделировании цифровых объектов с помощью быстродействующих универсальных )БМ при средней сложности используемых интегральных схем, равной 100 вентилям, скорость получается на один-два порядка ниже.

Основной экономический эффект, который может быть получен в результате использования предлагаемого устройства, заключается в снижении стоимости средств моделирования цифровых объектов, эа счет значительной зкономии оборудования. Кроме того, невысокая стоимость устройства делает возможным ега широкое применение в процессе разработки новых средств цифровой техники, что дает дополнительный эффект за счет снижения затрат на разработку и ее ускорения.

Формула изобретения

<5

-1. Устройство для моделирования цифровых объектов, содержащее блок переменной моделирующей структуры, коммутатор, блок памяти н блок управления, причем выходы блока переменной моделирующей структуры соединены с первой группой информационных входов коммутатора, первый выход и вход блока управления соединены соответственно со входом и выходам блока памяти, отличающееся тем, что, с целью упрощения устройства, в него введены регистр, блок ввода, блок переключения раз5

lB !

3О

«?а

10 ряДОВ, при44«м Вц х()д бла»(з Б(!О? 3 . О," (, Я (Q

BTopbfM Входам блока уп j! 3 Блсi! ". Я, Бь ха) коммутатора соединен с т})ет?«п;1 Входа,,; блока управления, четвертый Бхо((к(:тарого HBJèåòся управля(ОН(ИM Входам « стp(H" т(!а; BTО )Ой(. т р е Ги Й ч ет верть(11 н и ят ь? и ) ь Q (J гл 0 к 3

p3BJ1BHifH сОе инены сООтветствен?(О с н(?;110";)мз»»!(off HbfM («хода?» б?«ак»3 IEPOQ!((I()i <««i<« ««ъ1рч

ДОБ, с управляюп»пм Входа((ре? 1?стра, с управляющимм Входам каммут310ра и алака пепсключення разрядов, с упрзВляюшнм ВыхОдам «;стРОНСТВ3; ffHQOPM3I(jtOHHb Г BbjKQ(010КЯ H=D(клlачсния разрядов соедине((((с нифа)рм(). ?HQHными Входамн реГистрз Входы н Вi.,((хал(б "033 переменной моделирующей структурь? связзп;.:; етстБеннО с Выходами ре(ист})3 и Г (й!(() БiH3ц1(Оянь м Выходам устройства, 3 Втор()й пн фОРМЗЦИОИП((й ВХОД КОММ«ТЗЗОРЗ ЯБЛЯЕ«СЯ ?1?1формациОнным Входа(:(трайстяа, 2. Устро»(ство па и., 0::,.-.:;i -: "Ic;;*:. JI (ем, чта блок ) (jpBBJ}ениЯ устройст. "": .Я(I!T p(.fHCTP КОМЗНДЫ, СЧЕТЧИК ЗДРЕСОБ. Г :EÑ:. . i -":.)i) ««Hравляющих си?"па лов пер?«ый «i Второй;1),«, pbi, схему сравне?ц(я; причем ?;::.С() ы. : Выход рсистра команд c08@jf(IQH с пе«Б(iiM входам сх(..МЫ CPBDHBHHHi BTOPQH Bã:ÕOË Кота(1ОИ СОЕДИ(»ЕЯ С

ЕДИНИЧНЫМ ВЫХОДОМ ПСРБОГО ТРИГГЕОЗ, С ПЕРВым ВхОдОм реГистра кОмэнды н является ВтОpbi» BbIK0J«0(if блока yHp3BJ)cH(!H, Выход ccMb(СРЗВНЕНИЯ СОЕДИI?ЕИ С f! I(QQPM31\EIofiffhIM ВХОДОМ второго триггера, вход сн?(хронпзацин которого

CB1I33H С ПРРВЫМ ВЫХОДОМ ГЕ««» PBTOj)3 У(iPЗBJf BIOщНХ СИГНаЛОВ; ЕдИННЧПЫИ Вь»хад BTop01 трИГгера соединен с пеpBblM входам !:-Ператара упраВля(ащих сигналов, BTQf)QH, третин, четвеаТЫЙ И ПЯТЫЙ ВЫХОДЫ КОТОРОГО СОЕДИН«ЗНЫ СОответственно со входам синхронизации перBoro триггера, c TpeTbH(i BI KQJ»QM блока равления, с первым входом счетчика адресов, со вторым входом регистра команды; второй и третиЙ Входы ГенерзтОра управля?Ощих сиГн3лов соединены соответственно со вторым Выходом регистра команды и со втарь(м входам блока управления; второй вход счетчика адресов соединен с третьим Входом регистра ком знды и co BTopblM Входам блОИЗ ) (ipBB (PHII8; выход счетчика адресов, третий выход н четвертый вход регистра команды являются перВой группой входов и Выходов блока управления, а четвертый и пятый выходы регистра команды — соответственно пятым и четвсрть|м выходами этого блока.

ИстОчники информации, принятые BÎ Внимание при экспертизе:

1 Патен ГША % 3 751 645 МК,И

235 — 152, 1973.

2. Заявка Англии ¹ 1.306702, Mj(,И (; 4 А, 1973, 3. Авторское свидетельство СССР № 454547, G 06 Г 7/ОО, 1975, 6!0)!4 рие t

WS обеих Е

Уих Ю

Составитель И. Сигвлов

Техред О. Луговая Корректор И. Гоксич

Тираж 826 Подписне

Редактор Л. Утехина

Заказ 3012 38

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

l 13035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4