Устройство для деления

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Сеюз Севетсинк

Сетюналистнчесин к в еслублни

K АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6l) Дополнительное к авт. свид-ву (бт) ф. Кл.

G.06 G 7/16 (22} ЗаЯвлеио 140277 {23) 2452277/18-24 с присоединением заявки И (23) Приоритет (43) Опубликовано 250578.Бтоллетень %19 (45) Дата опубликования описания 040578 т ююиарютювююмю юввютвт

Вюююта Вююювтрюю ВВВР

se aessa ssellpeTssNi ю NTNPQTNI (5З) УДК 681.335 (088.8) (72) Автор. изобретения

П.А.Давидов

Pl) Заявитель

УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (54) Изобретение относится к вычислительной технике и может быть применено в аналоговых вычислительных машинах.

Известно устройство для деления напряжений, включающее в себя интегра- 5 торы, пороговые блоки и схемы сравнения, в которых напряжения делимого и делителя сравниваются с напряжениями на выходе соответствующих интеграторов, а результат снимается с третьего 10 интеграторами.

Процесс деления происходит в 3 этапа интегрирования, что увеличивает время деления, а использование нескольких схем сравнения и пороговых уст- 15 ройств приводит. к снижению точности результата деления.

Наиболее близким техническим решением к предложенному является устрой- 20 ство для деления, содержащее два интегратора, входы которых являются входами устройства, выход первогоинтегратора соединен со входом нуль-органат выход которого соединен с входом бло- 25 а управления, выход второго интегратора соединен с входом блока памяти, выход которого является выходом устройства, выходы блока управления со единены с входами обнуления и второго интеграторов и управляющим входом блока (2).

Недостатком этой схемы является ограничение диапазона входных сигналов делимого и делителя. Так, если входwe сигналы U u U изменяются в ди.апазоне 40 дБ, то UN изменяется в диапазоне 80 дБ, что осложняет запоминание и дальнейшую обработку результатов деления.

Цель изобретения — расширение диапазона входных сигналов.

Это достигается тем, что устройство содержит схему сравнения, входы которой .соединены с входами интеграторов, а выход соединен с входом ynpasления постоянной времени второго интегратора.

Постоянная времени интегратора делимого изменяется в 10 или в. 100 раэ в зависимости от диапазона входных сигналов.

На чертеже изображена структурная схема устройства. .Устройство для деления состоит иэ

Ютнтегратора 1, интегратора 2, нуль.органа 3, блока 4 управления, блока

:5 памяти и схемы 6 сравнения.

Устройство работает следующим об >аэом.

608170

Формула изобретения

Составитель Л.Снимщикова

ТехредЕ. давидович Корректор H.Ковалева

Редактор H.Разумова

Заказ 28С4/34 Ти раж 8 26 Подписное

WHHHH Государственного комитета Совета Министров СССР по делам изобретении и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4

Сигналы У„ и U поступают одновременно на интеграторы 1 и 2 и схему 6 управлення. Если сигнал U> меньше сигнала U< то со схемы 6 на интегратор

Д пост пает команда на вход управления постоянной времени интегратора 2, отключая дополнительную емкость, и интеграторы 1 и 2 имеют одинаковые постоянные времени интегрирования. В этом случае сигнал на выходе интегра- И тора 2 не превысит порога срабатывания нуль-органа 3. В случае, если сигнал

Ц станет ольше сигнала U, ro no команде со схемы сравнения 6 подключится дополнительная емкость, подобран- .j;1 ная так, что постоянная времени интегратора 2 увеличится, например в 10 раз, что соответствует изменению диапазона измЕрения Г,„ в 10 раэ. Это обеспечит изменение сигнала Ug и том же

?О диапазоне, что и в первом случае, а ко- манда об изменении диапазона измере-. ний поступит со схемы сравнения.

Сравнительные испытания предложенного устройства с известным показали, 1Г что при дна. аэоне входных сигналов

40 дВ результат аналогового деления с высокой точностью фиксируетсл в

2-х диапазонах по 40дБ каждый. устройство для деления, содержащее два интегратора, входы которых являются входами устройства, выход первого интегратора соединен со входом нульоргана, выход которого соединен с входом блока управления, выход второго интегратора соединен с входом блока памяти, выход которого является выхо дсм устройства, выходы блока управления соединены с входами обнуления первого и второго интеграторов и управляющим входом блока памяти, о т л ич а ю щ е е с я тем, что с целью расширения диапазона входных сигналов, оно содержит схему сравнения, входы ксторой соединены с входами интеграторсв, а выход соединен с входом управ ления постоянной времени второго интегратора.

Источники информации, принятые во внимание при зкспертиэег

1. Авторское свидетельство СССР

М 344456, кл, 6 06 G 7/16, 1972.

2. Патент СМА 9 3564230, кл. 235-197, 1971.