Матричное множительное устройство

1.

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСИОМУ СВИДЕТЕЙЬСТВУ (ii! 6ОО554

Союз Ссветскик

Социалистических

Республик (б1) Дополнительное к авт. свпд-ву (22) Заявлено 03.04.75 (21) 2120282/18-24 с присоединением заявки № (23) Приоритет (43) Опубликовано 30.03.78. Бюллетень № 12 (45) Дата опубликования описания 21.04.78 (51) Л1, Ii.11." -G 06Г 7/39

Государственный комитет

Совета Министров СССР ло делам изобретений и открытий (53) УДК 687.325(688.8) (72) Авторы изобретения

В. И. Жабин, В. И. Корнейчук, В. А. Сидоренко и В. П, Тарасенко (71) Заявитель

Киевский ордена Ленина политехнический институт им. 50-летия Великой Октябрьской социалистической революции (54) МАТРИЧНОЕ МНОЖИТЕЛЬНОЕ УСТРОЙСТВО

Изобретение относится к области вычислительной техники и может быть применено при построении цифровых вычислительных машин.

Известны устройства для умножения, содержащие регистры сомножителей, сумматор и логические элементы (1), Недостатком известного устройства является низкое быстродействие.

Наиболее близким техническим решением к изобретенито является устройство, содержащее два регистра сомножителей, две матрицы умножения, первые группы входов которых подключены к разрядным выходам соответствующих регистров сомножителей, блок управления, входные шипы первого и второго сомножителей (2).

Недостатком известного устройства является то, что при умножении числа многократной длины необходимы большие аппаратурные затраты.

Целью изобретения является повышение быстродействия.

Это достигается тем, что в устройство введены регистр слов первого сомножителя, регистр слов второго сомножителя, два коммутатора, регистр сдвига, два сумматора и регистр задержки, причем входные шипы первого сомножителя поразрядно подключены к соответствующим входам регистра слов первого сомножителя и первого коммутатора, разрядные выходы которого подключены к разрядным входам регистра первого сомножителя, вторая группа входов первой матрицы умножения подключена к разрядным вы5 ходам регистра слов второго сомножителя, разрядные входы которого подключены к соответствующим шинам второго сомножителя, выходы первой матрицы умножения подключены к первой группе разрядных входов пер10 вого сумматора, вторая группа разрядных

ВходОВ которого подключена к разрядным Выходам второго сумматора, разрядные входы которого подключены к выходам второй матрицы умножения, разрядные входы регистра

15 второго сомножителя подключены к соответствующим выходам второго коммутатора, входы которого подключены к соответствующим разрядным выходам регистра задержки, вторая группа входов второй матрпцы умноже20 ния подключена к соответствующим выходам регистра слов первого сомножителя, первый управляющий вход которого подключен к первым управляющим входам второго сумматора, первого сумматора, регистра слов второго сомножителя и к первому выходу блока управления, второй выход которого подкл(очен к вторым управляющим входам регистра слов второго сомножителя, первого сумматора, регистра слов первого сомножителя, вто30 рого сумматора и к первому управляющему

6ООБ54

3 входу регистра сдвига, разрядные выходы которого подключены к соответствующим входам первого и второго коммутаторов, выход регистра сдвига подключен к входу блока управления, третий выход которого подключен к третьему управляющему входу второго сумматор а.

На чертеже изображена схема устройства, содержащего регистр 1 первого сомножителя, регистр 2 второго сомножителя, коммутаторы

3, 4, регистр 5 сдвига, регистр 6 задержки, регистр 7 слов первого сомножителя, регистр

8 слов второго сомножителя, матрицы 9, 10 умножения, сумматоры 11, 12, блок 13 управления.

Работа устройства заключается в следующем.

Регистры 2 и 7 имеют по п двоичных разрядов, регистр 1 — кп двоичных разрядов, а регистр 8 — п(к — 1) разрядов. Регистр 6 задержки имеет п разрядов, а сдвигающий регистр 5 — (к+1) разрядов. Сдвигающий сумматор 11 имеет 2кп двоичных разрядов, а сдвигающий сумматор 12 — 2п(к — 1) разрядов. Коммутатор 3 имеет и информационных входов, к управляющих входов и пк выходов.

Коммутатор 4 имеет и информационных входов, (к — 1) управляющих входов и п (к — 1) выходов. Множительная матрица 9 имеет кп первых входов, п вторых входов и п(к-+1) выходов. Множительная матрица 10 имеет и(к — 1) первых входов, п вторых входов и пк выходов. Сдвигающие сумматоры 11 и 12 имеют цепи сдвига влево на и разрядов, а сдвигающий регистр 5 имеет цепь сдвига влево на

1 разряд.

В исходном состоянии в разряде (к+1) сдвигающего регистра 5 записана единица. Во всех остальных регистрах устройства записаны нули. При наличии единицы в разряде (где i= 1,2,,ê) сдвигающего регистра 5 шины первого сомножителя подключаются к L-M п входам регистра 1 первого сомножителя.

Например, при i=1 — к первым и входам, при

i=2 — ко вторым п входам, при i ê — к-м п входам регистра 1. При этом первыми считаются младшие и разрядов регистра 1, а кми — старшие п разрядов регистра 1.

При наличии единицы в разряде i (где i= 1, 2,...к — 1) сдвигающего регистра 5 выходы регистра 6 задержки подключаются к i-м (где

i=1, 2,...к — 1) п входам регистра 8 второго сомножителя. Регистр 6 задержки обеспечивает задержку слов на один цикл вычислений.

К началу i ro (где i=1, 2...к) цикла i-ые (i=1, 2...к) слова поступают на входы первого и второго сомножителей.

В первом такте блок 13 управления выдает сигнал на цепи сдвига сдвигающих сумматоров 11, 12 и сдвигающего регистра 5, а также на цепи установки в нулевое состояние регистров 2 и 7. В регистры 2 и 7 записывается нуль, содержимое сдвигающих сумматоров 11 и 12 сдвигается на и разрядов влево, а содержимое сдвигающего регистра 5 — на один раз4 ряд влево, в результате чего происходит перекоммутация в коммутаторах 3 и 4.

Во втором такте блок 13 управления выдает сигнал на цепи приема кода сдвигающих сумматоров 11, 12 и регистров 2 и 7. Происходит прием кодов в регистры 1 и 2, перемножение содержимого этих регистров на матрице 9 и сложение в сдвигающем сумматоре 11 результата умножения с содержимым этого сумматора. Происходит прием кодов в регистры 7 и 8, перемножение содержимого этих регистров на матрице 10 и сложение в сдвигающем сумматоре 12 результата умножения с содержимым этого сумматора. На этом заканчивается один цикл вычислений.

Для вычисления произведений необходимо выполнить к циклов. После выполнения к циклов единичный сигнал с выхода регистра 7 поступает в блок 13 управления. После этого блок 13 управления выдает сигнал в цепь выдачи кода сдвигающего сумматора 12. В сдвигающем сумматоре 11 происходит сложение содержимого сдвигающих сумматоров 11 и 12.

Результат умножения будет находиться в сдвигающем сумматоре 11.

Предлагаемое устройство может также производить умножение сомножителей с кратностью т, где т(к. Для этого в исходном состоянии записывается единица в разряд (т-1-1) сдвигающего регистра 5.

Таким образом, введение дополнительных блоков позволяет производить операцию умножения в предлагаемом устройстве быстрее, чем в известном. Причем благодаря сокращению размерности матриц умножения общие аппаратурные затраты не увеличиваются.

Формула изобретения

Матричное множительное устройство, содержащее два регистра сомножителей, две матрицы умножения, первые группы входов которых подключены к разрядным выходам соответствующих регистров сомножителей, блок управления, входные шины первого и второго сомножителей, о тл и ч а и щ е е с я тем, что, с целью повышения быстродействия, в устройство введены регистр слов первого сомножителя, регистр слов второго сомножителя, два коммутатора, регистр сдвига, два сумматора и регистр задержки, причем входные шины первого сомножителя поразрядно подключены к соответствующим входам регистра слов первого сомножителя и первого коммутатора, разрядные выходы которого подключены к разрядным входам регистра первого сомножителя, вторая группа входов первой матрицы умножения подключена к разрядным выходам регистра слов второго сомножителя, разрядные входы которого подключены к соответствующим шинам второго сомножителя, выходы первой матрицы умножения подключены к первой группе разрядных входов первого сумматора, вторая группа разрядных входов которого подключена к разрядным вы600554

Qluear nepdoeo

СОННОМУ, ПИЛЯ

Составитель В. Жуков

Техред А. Камышникова

Корректоры: Л. Денискина и Н. Федорова

Редактор Н. Ваничева

Подписное

Заказ 270/4 Изд. ¹ 338 Тираж 841

НПО Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4, 5

Типография, пр. Сапунова, 2 ходам второго сумматора, разрядные входы которого подключены к выходам второй матрицы умножения, разрядные входы регистра второго сомножителя подключены к соответствующим выходам второго коммутатора, входы которого подключены к соответствующим разрядным выходам регистра задержки, вторая группа входов второй матрицы умножения подключена к соответствующим выходам регистра слов первого сомножителя, первый управляющий вход которого подключен к первым управляющим входам второго сумматора, первого сумматора, регистра слов второго сомножителя и к первому выходу блока управления, второй выход которого подключен к вторым управляющим входам регистра слов второго сомножителя, первого сумматора, регистра слов первого сомножителя, второго сумматора и к первому управляющему входу регистра сдвига, разрядные выходы которого подключены к соответствующим входам первого и второго коммутатора, выход регистра сдвига подключен к входу блока управления, третий выход которого подключен к третьему управляющему входу второго сумматора, Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 169881, кл. G 06F 7/50, 1967.

15 2. Карцев М. А. Арифметика цифровых машин. М., «Наука», 1969, с. 437 — 450.