Цифровое устройство для логарифмирования двоичных чисел
О П И С А Н И Е пц 593212
ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Сочв Совет скйк
Сб клал истическик
Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 20.05.76 (21) 2362458/18-24 с присоединением заявки № (23) Приоритет (43) Опубликовано 15.02.78. Бюллетень № 6 (45) Дата опубликования описания 15.02.78 (51) М. Кл в G 06F 7/38
Государственный комитет
Совета Министров СССР (53) УДК 681.325(088.8) ао делам изобретений и открытий (72) Авторы изобретения
В. И. Потапов и A. Н. Флоренсов
Омский политехнический институт (71) Заявитель (54) ЦИФРОВОЕ УСТРОЙСТВО ДЛЯ ЛОГАРИФМИРОВАНИЯ
ДВОИЧНЫХ ЧИСЕЛ
Изобретение относится к области вычислительной техники и может быть использовано в качестве цифрового генератора значений логарифмической функции.
Известно устройство (1), позволяющее вычислять логарифмы по алгоритмам цифра за цифрой. Оно содержит блок постоянной памяти, сумматоры, регистры, блоки управления. Недостатком такого устройства является низкое быстродействие.
Наиболее близким по технической сущности и достигаемому результату к изобретению является устройство (2), содержащее блок управления, регистры старших и младших разрядов аргумента, выходами соединенные соответственно с первым и вторым блоками постоянной памяти, выходы которых соединены с первыми входами сумматора и коммутатора соответственно, второй вход сумматора соединен с выходом коммутатора, а выход— со входом выходного регистра.
Однако такое устройство прп достаточно высоком быстродействии имеет большие объемы блоков постоянной памяти.
Целью изобретения является уменьшение суммарной информационной емкости блоков постоянной памяти, т. е. уменьшение оборудования.
Поставленная цель достигается тем, что в предлагаемое устройство дополнительно введены третий блок постоянной памяти, сдвпгатель, блок управления сдвигателем, триггер, который своим входом подсоединен к выходу знакового разряда сумматора, выход
5 сумматора соединен со входом третьего блока постоянной памяти, выход которого соединен через сдвпгатель со вторым входом коммутатора, управляющий вход сдвпгателя соединен с выходом блока управления сдвига10 телем, первый и второй входы которого соединены соответственно с выходом триггера и выходом регистра младших разрядов аргумента, при этом блок управления подсоединен к управляющего входу коммутатора.
15 На чертеже представлена блок-схема устройства.
Устройство содержит регистры старших 1 н младших 2 разрядов аргумента, блоки постоянной памяти 3 — 5, блок управления 6, ком2Q мутатор 7, сумматор 8, выходной регистр 9, триггер 10, сдвпгатель 11, блок 12 управлсния сдвигателем.
Вычисление двоичного логарифма от нор25 мализованного аргумента х (1/2 log, (х + х") = log,х + log, (1 + х"/х ) 30 log, х"/х = 1о, х — log,õ, 593212 где х — число, образованное старшими разрядами аргумента. х// — число, образованное младшими разрядами аргумента. Устройство работает следующим образом. 5 На первом этапе работы устройства хранящиеся на регистрах старших 1 и младших 2 разрядов аргумента значение х и х// передаются соответственно на входы блоков 3 и 4 постоянной памяти, где хранятся таблицы 10 логарифмов старших и младших разрядов ар- . гумента, а с их выходов снимаются значения мантисс (— logqx ) и 1од,х" соответственно. Эти значения поступают на входы сумматора 8, причем содержимое на выходе блока 15 // постоянной памяти 4, равное мантиссе 1од,х, проходит через управляемый коммутатор 7, подключающий в этом такте ко входу сумматора 3 выход блока 4. На выходе сумматора 8 формируется, согласно формуле, зпаче- 20 ние log x"/x, мантисса которого передается на вход блока постоянной памяти 5, где хранится таблица промежуточных преобразований. Этот блок осуществляет табличное преобразование значения мантиссы logzx///х в 25 соответствующее значение log, (1+ 2 х"/х ), где q — такое целое число, что 2 — (2<х"/х (2 — . Число Й при этом удовлетворяет условию 2k)n=l, где n — число двоичных разрядов аргумента. Значение знакового разряда сумматора 8 55 при сложении мантисс (— logqx ) и logqx// запоминается на триггере 10 знака промежуточного результата. Блок 12 управления сдвигателем представляет собой комбинационную схему, подсчи- 40 тывающую число нулевых разрядов слева до первого единичного разряда в регистре 2 младших разрядов аргумента и суммирующее это число со значением триггера 10 знака промежуточного результата, что дает зна- 45 чение требуемого числа сдвигов q в сдвигателе 11 для получения на его выходе значения 1од (1+х///х ) из поступающего на вход этого сдвигателя значения log (1+2 х"/х ) . Последнее справедливо ввиду выполнения условия 50 для k, так как в этом случае с точностью до 2 — +0 выполняется приближенное равенство log, (1 + х"/х ) = 2 — log, {1+ 2 х" /х ). Образованное на выходе сдвигателя 11 чис- 55 ло log> (1+х"/х ) через управляемый коммутатор 7, подключающий на втором этапе работы устройства ко входу сумматора 8 выходы сдвигателя 11, подается на сумматор, где происходит сложение значения log>(1+x"/х ) 60 и поступающего на другие входы сумматора значения log>x с выхода блока 3, где хранится таблица логарифмов старших разрядов аргумента. В результате сложения на сумматоре образуется по исходной формуле искомое 65 значение мантиссы log>x, которое передается на выходной регистр 9. Таким образом предлагаемое устройство преобразует нормализованное значение аргумента х в значение мантиссы 1од,х, Значение характеристики этого логарифма равно при этом — 1. Путем несущественных структурных изменений описываемое устройство может быть преобразовано в цифровое устройство для вычисления логарифмов от чисел, представленных в виде с плавающей запятой. Для этого достаточно ввести в состав описанного устройства сумматор порядка, на котором из порядка аргумента вычиталась бы единица, Результат данной операции будет представлять собой характеристику искомого логарифма. Расчеты, проведенные для определения суммарной информационной емкости блоков постоянной памяти, используемых в устройстве, дают следующую величину. Q = (и + 1) 2 — +(5 (n — k) + 14) 2" —" где k= — 11+ 1 при п)31 2 ) А = — « + 1 при n(31. Сравнивая предложенное устройство с прототипом, например для значения п=24, видно, что если для прототипа требуется информационный объем равный 15 2" бит, то для рассмотренного устройства лишь 119 2" бит, т. е. получается выигрыш более чем в 250 раз. Формула изобретения Цифровое устройство для логарифмирования двоичных чисел, содержащее блок управления, регистры старших и младших разрядов аргумента, выходами соединенные соответственно с первым и вторым блоками постоянной памяти, выходы которых соединены с первыми входами сумматора и коммутатора соответственно, второй вход сумматора соединен с выходом коммутатора, а выход — со входом выходного регистра, о тл и ч а ю щ е е с я тем, что, с целью уменьшения оборудования, в него введены третий блок постоянной памяти, сдвигатель, блок управления сдвигателем, триггер, вход которого подсоединен к выходу знакового разряда сумматора, выход сумматора соединен со входом третьего блока постоянной памяти, выход которого сосдинен через сдвигатель со вторым входом коммутатора, управляющий вход сдвигателя соединен с выходом блока управления сдвигателем, первый и второй входы которого соединены соответственно с выходом триггера и выходом регистра младших разрядов аргумента, при этом блок управления подсоединен к управляющему входу коммутатора. 593212 Источники информации, принятые во внимание при экспертизе Составитель И. Грибков Техред И. Михайлова Корректор Е. Хмелева Редактор Н. Каменская Заказ 3333/14 Изд. М 232 Тираж 818 Подписное НПО Государственного комитета Совета Министров СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5 Типография, пр. Сапунова, 2 1. Байков В. Д., Смолов В. Б. «Аппаратур- 2. Авторское свидетельство СССР №342193, ная реализация элементарных функций в кл. G 06G 7/26, 1972. ЦВМ», из-во ЛГУ, Л., 1975.
