Преобразователь двоичного кода в десяитичный

Союз Советекни

Соцналнстнмескнх

Республнк (1 683428 (61) Дополнительное к авт. свид-ву (51) М. Кл.

606 9 5/02 (2) Заявлено 04.01.76 (21} 2327244f

/18-24 с присоединением заявки №вЂ”

Гасударствеииьй комитет

Совета Министров СССР по делам изооретеиий и открытий

{23} Приоритет(43) Опубликовано 05,12.77. Бталлетень ЛЪ 5

=(45) Дата опубликования описания 20. 12„7 7 (53) УДК 881.327 (088,8) (72) Авторы изобретения

М- Д. ШапиРо и В, А. Дугин (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА

В ДЕСЯТИЧНЫЙ ячеек сдвигаюшего регистра и выполнен на диодах.

При записи одного из кодов 0.1011001 переключается коммутатор (с помощью напряжения дешифратора) так, что очередной тактовый импульс поступит только на,шину "Преобразование". Одновременно напряжение на выходе дешифратора открывает соответствующие вентили преобразования.

С помощью импульсов с шины Преобразо вание выполняется избирательная .запись цифр в ячейки регистра.

Недостатком этого устройства является, его сложность, Белью изобретения является упрощение.. устройства.

Для этоги преобразователь содержит . трехразрядный сумматор комбинационного ти- па и логический элемент 2И-ЗИЛИ, причем первые входы первого, второго и третьего разрядов сумматора соответственно соедине тты с единичными выходами первого, второго и третьего разрядов регистра, а выходы первого, второго и третьего разрядов сумматора ,соединены. с информационными входами соот- .

Изобретение относится к вычислительной технике и может быть использовано для преобразования кодов.

Известно устройство преобразования двоичного кода в десятичный, содержащее 5 комбинационные сумматоры и дешифратор двоично-десятичного кода в десятичный tlj °

Однако этот преобразователь не позволяет увеличивать число разрядов входного двоичного кода без полной переделки всей 10 схемы.

Наиболее близким по технической сути к предложенному является преобразователь двоичного кода в десятичный, содержащий сдвигающий регистр, разделенный на тетради, 5 выходы которого соединены со входами дешифратора, выход которого является выходом преобразователя 2.1.

Вход импульсов сдвига подключен к шине сдвига кода в тетраде через вентиль, соеди- >> ненный с дешифратором, и входы вентилей занесения преобразованного кода подключены к дешифратору, а их выходы соединены со входами установки триггеров тетрады. Дешифратор подключен к выходам триггерных

583428 торе.

1 а ЬЛИЦ !! реобразуемый

«од

С каким числом

Результат сумм ирования (что заносится и три стар}цих разряда тетрады) 11р яме чан не суммируется выход

JlDI ИЧЕСКОГО ЭЛЕмента

000 1

000

001

Удвоение

ОО 10

00! 1 (} 100

01(? 1 (l1 10

000

010

000

011

000

100

011

000

f fðåot3pàçîâní Hl3

001

}3етс}пенно второго, третьего и четвертого ра:.рядов регистра, вторые входы первого и

Is}ÎÐÎ} О РаЗРЯДОВ СУММатОРа ПОДКЛЮЧЕНЫ К выходу элемента 2И-ЗИЛИ, а второй вход третьего ра;3ряда сумматора соединен с шиной ну3}еиого потенциах}а, первый вход логического элемента 2И-ЗИЛИ соединен с единичными выходами первого и третьего разрядив рсгистра, второй вхоп — с единн}иь}л}ц выходами второго и третьего раз- о рядо}; ре} истра, а третий вход соединен с единичным и},}хо}}ел} чстиертого разряда регистра. (1а чертеже Itfse tice;IIIJiettn структурная схема преобразователя. 15

1113еоб13азоиате3}ь включает дешифратор 1 диы} }по-десятичного кода в десятичный, четырехразрядный с IIQHI à«3löaé регистр (тсграда) 2; трехразрндный сул}л}атор 3 комбинационного типа, логический элемент 29

211-3 ИЛ!1 4; шину тактовых 5 илн}ул и: ов, информ щ}}о}}}}у« шину (3.

Входы Ilc. ц}цфратора соединены с иыходаl1H триггеров тс. г13а}цц.

Вылоды трех разрядив сумлц}тора соеди- 25 ноны с у}}!3}}}ц}}}«3ш}}л и входил}}} трех старших разрядов т т1Гадц, !1ериые входы сумматорОВ СОЕцШ}ЕНЫ С ВЫХОдаМИ трСХ IIJIisAIIIIIX

f3ilзряцои TE ÷ðJ3}Iè. Вторые входы }и}ух младших разрядив сул}л}атора соединены с вы- 30 ходом лог ического элел}ента 211-ЗИЛИ. Входы логического элемснта c}3ertaitettt I с соотиетстиу«3шилш выходами триггеров гетрапы.

11реобразователь работает следу«3шим обр}}з ом. 3S

Л}3оичный код }}ос}}епоиагели}о поступает

tId их од }}ери ого 13а;313 яда те г!3а}ц>} начиная

I . (3 C rii fsIII IIX 13}}з13 я до и. ЕC JI H B те т13а дг} им еется число, которое не превышает значения

О100(4), то с выхода логического элел}опта 2И-ЗИЛ1! It}i сумл}ато!3 поступает число

000, которое суммируегся с числом, поступаюшим на сумматор с трех младших разрядов тетрапы. При поступлении очередного тактового импульса иа сдвиговые входы триггеров тетрады цроисходцт сдвиг содержимого тетради на один разряд (удвоение числа).

Если же и тетраде имеется число, значение которого 0101(S), го с выхода логического элемента (2!! ЗИЛИ) в сумматор поступает постоянное число 011 (число 011 только для преобразования двоичного кода в десятичный ). (!ля }}реоб3разования и другой код с четным основанием в сумматор с логического элемента необходимо заносить другое число, которое также суммируется, с числом, заши}анни}м в трех л}ладших разрядах тет13ад}ц, и по очередному такту пе13енис},пыется и три старших разряда тетрады, т.е. и цшгном случае происходит преобр}цs}3}sQ}IH< двоичного кода и десятичный в соответствии с приведенной таблицей, Сигнал с и} }хода JII3v« «ского элеме}гга 2И-ЗИЛИ яв,}»еrcя также сигналом переноса в ледук шу«3 тетра ду преобразователя. Максимальное время преобразо}}внии и данном случае бу1пс-г 1}а}3}}о ар= +(Ñð М+ }ПК» где г - число 13}3313»дои и!ц образуемого диоичи«го ко}}а; — минимальная длительность тактогпк вого импульса; — время срабатывания триггера; в(3емя }аде(}жки сигнала В логи чес«ол1 элементе и и трехразрядном сумма583428

11родолжение таблицы

1!р . бразуемый

Результат суммирования (что заносится в три старших разряда тет ады) С каким числом

11римечалие г од суммируется выход логического элемента

0111

011

010

1000

011

011

1001

011

100 (1алвчие нов(ь элементов на интегральI(i.æ м кросхемах сумматоров и логического э: ем =i т 211-311ЛИ позволяет существенно уменьшить объем преобразователя, повысить

20 его быстродействие и надежность, а также преобразовывать двоичный код в любой другой код с четным основанием, 25

Формула изобретения

11реобразователь двоичного кода в десятичный, содержаший сдвигаюший регистр, разделенный на тетради, выходьi которого соединены со входами дешифратора, выход которого является выходом преобразователя, о т л и ч а ю ш и и с я тем, что, с целью упрошения преобразователя, ой включает трехразрядный сумматор комбинационного типа и логический элемент 2И-ЗИЛИ, причем первые входы первого, второго и третьего разрядов сумматора соединены соответственно с единичными выходами первого, второго и третьего разрядов регистра, а выходы первого второго и третьего разрядов сумматоI ра соединены с информационными входами соответственно, второго, третьего и четвертого разрядов регистра, вторые входы первого и второго разрядов сумматора подключены к выходу элемента 2И-ЗИЛИ, второй вход третьего разряда сумматора соединен с шиной нулевого потенциала, первый вход логического элемента 2И-ЗИЛИ соединен с единичными выходами первого и третьего разрядов регистра, второй вход — с единичными выходами второго и третьаго разрядов регистра, третий вход — с единичным выхо- дом четвертого разряда регистра, Источники информации, принятые во внимание при экспертизе:

1. Авторское свидетельство СССР № 195713, 6 06 F 5/02, 1963, 2, Авторское свидетельство СССР № 184014, G 06 F 5/02, 1962, 583428

Составитель Д, Дугин

Редактор И. Марховская.ТехредА.Богдан Корректор М, Демчик

Заказ 4896/54 Тираж 818 Подписное

OHHHfIH Государственного комитета Совета Мичистров СССР но делам изобретений и открытий

1ХЭОЗ5, Москва, Ж 5, Раушская наб., д. 4/5

Филиал ППП "Патент, г. Ужгород, ул. Проектная, 4