Ячейка памяти для сдвигового регистра

т??т 556500

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ сон?з Советских

Со?тиалистических

Республик (61) Дополннптсльное к авт. свид-ву (22) Заявлено 04.05.75 (21) 2131376/24 с пр заявки Ме (23) Приоритет

Опубликовано 30.04.77. Бюллетень Ме 16

Дата опубликования описания 27.05.77 (51) ?Ч, Кл. - С 11С 19/00

Государственный комитет

Совета Министров СССР ло делам изобретений н открытий (53) УДК 681.327.66 (088.8) (72) Автор изобретения

А. Я. Спасибухов (71) Заявитель

Украинский научно-исследовательский институт мясной и молочной промышленности (54) ЯЧЕЙКА ПАМЯТИ ДЛЯ СДВИГОВОГО РЕГИСТРА

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в арифметических устройствах

ЭВМ.

Известна ячейка памяти сдвигового регистра, содержащая основной и вспомогательный триггеры, логические элементы, В этой ячейке наборы данных смещены по фазе по крайней мере в одной петле. Это позволяег выполнять селективные сдвиги на основе пер- 10 воочередности.

Такая ячейка недостаточно приспособлена для выполнения операции сдвига по произвольным наборам разрядов операнда, что ограничивает область ее применения. 15

Наиболее близкой по технической сущности к изобретению является ячейка памяти для сдвигового регистра, содержащая основной и вспомогательный триггеры, элементы И и

ИЛИ, элементы задержки. 20

Известные ячейки имеют ограниченную область применения для построения сдвиговых регистров, в которых операция сдвига выполняется по произвольным наборам разрядов операндов. В частности, они не могут быть 25 использованы для построения сдвиговых регистров, в которых сдвиг осуществляется по таким наборам разрядов, которые не представляют собой сплошных отрезков слов. Это вынуждает выполнять такое преобразование 30 информации при помощи специальной программы и, следовательно, оно связано со значительными затратами времени и использованием большого количества ячеек памяти.

Целью изобретения является расширение области применения ячейки памяти.

Эта цель достигается тем, что в ячейке памяти нулевой и единичный выходы вспомогательного триггера подключены к одним из входов первого и второго, третьего и четвертого элементов И соответственно, другие входы первого и третьего, второго и четвертого элементов И соединены с соответствующими входами ячейки памяти, выходы третьего и четвертого элементов И соединены с соответствующими входами первого элемента ИЛИ и через элементы задержки подключены к соответствующим входам основного триггера, выходы первого и второго элементов И подсоединены к одним из входов второго и третьего элементов ИЛИ соответственно. Выходы второго и третьего элементов ИЛИ соединены с соответствующими выходами ячейки памяти, другие входы второго и третьего элементов

ИЛИ подключены к выходам пятого и шестого элементов И соответственно, первые входы которых соединены с выходом первого элемента ИЛИ, а другие входы соединены с единичным и нулевым выходами основного триггера соответственно.

556500

На чертеже показана функциональная схема предлагаемой ячейки.

Ячейка содержит основной триггер 1, вспомогательный триггер 2, элементы И 3 — 8, элементы ИЛИ 9, 10 и 11 и элементы задержки 12.

Ячейка работает следующим образом.

Значения сигналов на входах ячейки памяти соответствуют сигналам единичного и нулевого выходов основного триггера какой-либо из выбранных предыдущих ячеек, Состояние этого триггера должно быть передано на выходы данной ячейки без изменений, если ее вспомогательный триггер находится в нулевом состоянии, и должно быть принято основным триггером ячейки, если вспомогательный триггер находится в единичном состоянии, а на выходы ячейки в этом случае должно быть передано исходное состояние ее основного триггера.

В первом случае входные сигналы ячейки, поступая на входы первого 3 и второго 4 элементов И, проходят и на их выходы, так как на вторые входы этих элементов подан единичный сигнал с нулевого выхода вспомогательного триггера. Далее сигналы с выходов первого 3 и второго 4 элементов И проходят через второй 10 и третий 11 элементы ИЛИ на выходы ячейки. Прохождение входных сигналов на выходы третьего 5 и четвертого б элементов И заблокировано нулевым сигналом, поданным на эти элементы с единичного выхода вспомогательного триггера.

Во втором случае входные сигналы не могут пройти на выход ячейки памяти, так как их прохождение заблокировано нулевым сигналом, поданным с нулевого выхода вспомогательного триггера на входы первого 3 и второго 4 элементов И. Напротив, прохождение входных сигналов на выходы третьего 5 и четвертого б элементов И разрешено единичным сигналом, поданным с единичного выхода вспомогательного триггера на входы этих элементов. Так как только один из входных сигналов может иметь единичное значение, то он проходит (при необходимости через элемент задержки) на установку основного триггера в соответствующее состояние и, кроме того, поступая на первый элемент ИЛИ 9, формирует сигнал опроса исходного состояния основного триггера. Этот сигнал поступает на один из входов пятого 7 и шестого 8 элементов И, что обеспечивает прохождение сигналов с единичного и нулевого выходов

5 основного триггера, поданных на другие входы этих элементов, на выходы этих элементов и далее через второй 10 и третий 11 элементы ИЛИ на выход ячейки памяти.

Предлагаемая ячейка позволяет строить

10 сдвиговые регистры, в которых операция сдвига осуществляется по произвольным наборам произвольно выбираемых разрядов операидов, в общем случае не представляющих собой сплошных отрезков слов. Это ис15 ключает использование специальной программы, выполняющей подобное преобразование информации и, следовательно, сокращает затраты машинного времени для выполнения этого преобразования и позволяет уменьшить

2О количество ячеек памяти.

Формула изобретения

Ячейка памяти для сдвигового регистра, содержащая основной и вспомогательный триггеры, элементы И и ИЛИ, элементы задержки, отличающаяся тем, что, с целью расширения области применения ячейки памяти, в ней нулевой и единичный выходы вспомогательного триггера подключены к одним из входов первого и второго, третьего и четвертого элементов И соответственно, другие входы первого и третьего, второго и четвертого элементов И соединены с .соответствующими входами ячейки памяти, выходы третьего и четвертого элементов И соединены с соответствующими входами первого элемента ИЛИ и через элементы задержки подключены к соответствующим входам основного триггера, 4р выходы первого и второго элементов И подсоединены к одним из входов второго и третьего элементов ИЛИ соответственно, выходы второго и третьего элементов ИЛИ соединены с соответствующими выходами ячейки памяти, другие входы второго и третьего элементов ИЛИ подключены к выходам пятого и шестого элементов И соответственно, первые входы которых соединены с выходом первого элемента ИЛИ, а другие входы соединены с единичным и нулевым выходами основного триггера соответственно.

556500

Составитель А, Спасибухов

Техред 3. Тарасова

Корректор О. Данишева

Редактор Т. Рыбалова

Типография, пр. Сапунова, 2

Заказ 999/13 Изд. М 392 Тираж 735 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, 7К-35, Раушская наб., д. 4/5