Устройство для контроля сумматора

Союз Советских

Социалистических

Республик

О П И С А Н И Е

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДВТИЪСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 16.01.75 (21) 2097894/24 с присоединением заявки №вЂ” (23) Приоритет— (43) Опубликовано 25.03. 77.Бюллетень № 11 (45) Дата опубликования описания 21.06.77 (Ы) И. Кл.

С706 7 11/04

Государственный комитет

Совета Министров СССР по делам изобретений и открытий (53) УДК 681.326.7. (088,8) Я. N Лихтер, А. А. Мержвинский и Q. Я. Стоенко (72) Авторы изобретения (71) Заявитель

Киевский ордена Трудового Красного Знамени завод электронных вычислительных и управляюших машин (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ СУММАТОРА

Изобретение относится к вычислительной технике и может быть использовано при конструировании различных устройств IIBN, содержащих сумматоры с ускоренными цепями формирования переносов. 5

Известны устройства для контроля сумматора. Одно из известных устройств основано на методе проверки исправности каждого элемента и узла, в том числе и сумматора вычислительной машины в резервные отрез- 10 ки времени, имеющиеся во временной диаграмме машин, импульсами контрольного оборудования, возбуждаемого управляющими цепями основного оборудования (1).

Этот метод реализуется установкой каж- 15 дого триггера в состояние 1 и 0 путем прямых, инверсных и сдвигающих передач, но не позволяет организовать проверку комбинационной логики ускоренной цепи переноса и схем контроля сумматора. 20

Наиболее близким техническим решением к данному изобретению является устройство для контроля сумматора, содержащее блок поразрядного сравнения, блок управления, первый выход которого соединен с первым 25 входом контролируемого сумматора, блок контроля по нечетности, вход которого соединен с первым выходом контролируемого сумматора, а выход через регистр ошибок соединен с первым входом блока индикации и с первым входом блока управления(2).

Однако при известном устройстве значителен объем контрольного оборудования (дублирующий сумматор, полноразрядная схема поразрядного сравнения) и невозможно при контроле активизировать все цепи ускоренного формирования переносов сумматора.

11ель предлагаемого изобретения заключается в упрощении устройства и в повышении эффективности контроля путем генерации кодов для полной проверки сумматора, содержащего цепи ускоренного формирования переносов с точной локализацией места неисправности.

Это достигается тем, что устройство для контроля сумматора содержит генератор кодов, регистр быстроменяюшегося операнда и регистр медленноменяющегося операнда, причем две группы выходов контролируемого сумматора соединены со входами блока по551646 разрядного сравнения, выход которого соединен со вторым входом блока индикации и с первым входом генератора кодов, первые два выхода генератора кодов соединены, соответственно со входами регистров быстроменяюшегося и медленноменяюшегося операндов, управляющие входы которых соединены со вторым выходом блока управления, а выходы — со вторым и третьим входами контролируемого сумматора, третий, чет- щ вертый и пятый выходы генератора кодов соединены соответственно со вторым, третьим и четвертым входами блока управления, третий, четвертый и пятый выходы которого соединены соответственно со вто- 15 рым, третьим и четвертым входами генератора кодов.

Блок-схема устоойства приведена на чертеже. Устройство для контроля сумматора 1 содержит блок управления 2., состоящий из узла микропрограммного у.травпепия 3 и узла памяти микрокоманд 4, блок контроля по нечетности 5, регистр ошибок 6, блок поразрядного сравнения 7, генератор кодов 8, регистр медленномекяюшегося операнда 9, регистр быстроменяюшегося операнда 10, блок индикации 11.

Узел помяти микрокоманд 4 помимо программ выполнения набора коман" содержит микропрограммы, оеализуюшие циклы форми- ЗО рования кодов для проверки сумматора 1.

Узел 4 соединен двусторонней связью с блоком микропрограммного управления 3.

Сумматор 1, содержаший цепи ускоренного формирования переносов, соединен с блоком контроля по нечетности 5. Блок 5 содержит оборудование, осуществляющее оперативный контроль путем сравнения кочтрольного кода результата и пресказуемого контрольного кода. Выход блока 5 соединен с регистром ошибок 6, на котором формируется код, характеризующий обнаруженную блоком 5 ошибку. Выход регистра ошибок 6 индицируется блоком 10 и поступает на второй вход блока управления 2, где используется как условие ветвления микропрограмм.

На входы блока поразрядного сравнения

7 поступают выходы старшей и младшей частей (половин) сумматора 1. Блок 7 предназначен для сравнения симметричности старшей и младшей частей результата проверочной операции, Выход блока поразрядного сравнения 7 поступает на первый вход генератора кодов 8, 55

Первый и второй выходы генератора кодов 8 поступают на входы регистров медленноменяюшегося операнда 9 и быстроменяющегося операнда 10 соответственно. Разрядность регистров 9 и 10 равна половине 60

4 разрядности сумматора 1. Выходы регистров 9 и 10 поступают на входы старшей и младшей частей сумматора 1, на управляющий вход которого поступает первый выход блока управления 2. Второй выход блока 2 поступает на управляющие входы регистров 9 и 10. Третий, четвертый и пятый выходы блока управления 2 поступают соответственно на второй, третий и четвертый входы генератора кодов 8. Второй, третий и четвертый выходы генератора кодов 8 поступают соответственно на третий, четвертый и пятый входы блока управления 2, где используются как условия ветвления микропрограмм.

Устоойство работает следующим образом.

При выполнении вычислительного процесса оперативкый контроль осуществляется с помощью блока контроля по нечетности 5. При выполнении проверочных процедур контроль работоспособности сумматора 1 и его блока контроля по кечетности 5 производится путем генерации набора кодов, который обеспечивает активизацию всех цепей сумматора 1, а от кего и всех цепей блок контроля на кечетности 5.

Генерация кодов осуществляется микропрограммно схемным способом с помощью. г =;:ратора кодов 8, регистров 9 и 10, узла микропрограммного управления 3 и проверочных микропрограмм, находящихся в узле памяти микрокоманд 4.

Генератор кодов 8 ка первом и втором вь|ходах формирует определенную последовательность кодов, используемую через регистры 9 и 10 в качестве gByx операндов для сумматора 1.

В исходном положении значение каждого операнда равно кулю. На первом (медленном) выходе параллегп,кый код изменяется от О ... О до 1 ... 1, т.е, значение каждого последующего кода равно значению предыдущего, увеличенному на единицу. Лля каждого значения кода, установленного íà первом выходе генератора 8 (обозначим этот код через Х...Х), на втором (быстром) выходе происходит последовательное формирование кода от нулевого значения до значения, являющегося обратным кодом величины, установленной в этот момент на первом выходе генератора кодов 8 (Х...Х).

Когда цикл формирования последователь ности кодов от О...О до Х...Х на втором выходе генератора завершается, то через третий выход генератора кодов 8 на второй вход блока управления 2 поступает сигнал, используемый для ветвления микропрограммы.

B .результате через третий выход блока 3 на второй вход генератора 8 поступает сигнал, по которому производится увеличение

551646 на единицу кода первого операнда, начальная установка и повторение цикла формирования кодов второго операнда.

Когда код первого (медленного) операнда достигнет максимального значения всех единиц (1...1), то через четвертый выход генератора 8 на третий вход блока 2 поступает сигнал, используемый для ветвления микропрограмм. В результате через четвертый выход блока 2 на третий вход генера- 1р тора кодов 8 поступает сигнал, по которому производится начальная установка обоих операндов, и цикл генерации кодов прекращается. ! б

Появление на выходе регистра ошибок 6 сигнала говорит о ошибке в блоке контроля по нечетности 5.

Появление на выходе блока 7 сигнала несравнения старшей и младшей частей результата говорит о ошибке в сумматоре 1.

Этот сигнал несравнения поступает в генератор кодов 8, где модифицируется в зависимости от режима проверки. Модифицированный сигнал несравнения через пятый выход генератора 8 поступает на четвертый вход блока управления 2, где используется для ветвления микропрограмм. В результате через пятый выход блока 2 на четвертый вход генератора кодов 8 поступает сигнал, по ко-30 торому либо производится останов и индикация ошибки с помощью блока 11, либо диагностический поиск неисправности (фиксация сбойного состояния в специальной зоне памяти, непрерывное зацикливание неиз- я5 меняющихся кодов операндов, приводящих к возникновению ошибки, вызов диагностического теста с целью обнаружения неисправ» ного элемента или связи и т.п.).

Таким образом, формируются все коды, необходимые для проверки каждой половины цепи переноса сумматора 1 и блока контроля по нечетности 5. Зля проверки цепей переноса из младшей части сумматора в старшую требуется небольшое количество кодов, которое формируется микропрограммно-схемным способом. Проверка правильности переноса осуществляется с помощью выходных сигналов блока 7 и регистра ошибок 6, используемых как условия ветвления микропрограмм. При подаче на сумматор кодов, при которых должен образоваться перенос из младшей части в старшую, в случае правильной работы сумматора данный перенос обнаруживается появлением сигнала несравнения на выходе блока 7, при неправильной работе цепи переноса сигнал несравнения отсутствует. Правильная работа блока 5 проверяется отсутствием сигнала на выходе регистра ошибок 6.

По сравнению с известными устройствами для контроля сумматора в предложенном устройстве производится полная проверка и точная локализация неисправности сумматора, имеющего цепи ускоренного формирования переносов. Предлагаемое устройство приводит к сокращению контрольного оборудования, т.к. оно заменяет дублирующий сум» матор, обычно применяемый для полной проверки сумматора блоком контроля по нечет» ности, вдвое уменьшает расход оборудования схемы поразрядного сравнения, позволяет реализовать генератор кодов с помощью оборудования, которое необходимо UBN для выполнения основных рабочих функций (например, с помощью одного или двух счетчиков циклов, кольцевых счетчиков и т.п. в зависимости от наличия их в конкретной UBM), Фор мула изобретения

Устройство для контроля сумматора, содержащее блок поразрядного сравнения, блок управления, первый выход которого соединен с первым входом контролируемого сумматора, блок контроля по нечеткости, вход которого соединен с первым выходом контролируемого сумматора, а выход через регистр ошибок соединен с первым входом блока индикации и с первым входом блока управления, отличающееся тем, что, с целью упрощения устройства и повышения эффективности контроля, устройство содержит генератор кодов, регистр быстроменяюшегося операнда и регистр медленноменяюшегося операнда, причем две группы выходов контролируемого сумматора соединены со входами блока поразрядного сравнения, выход которого соединен со вторым входом блока индикации и с первым входом генератора кодов, первые два выхода генератора кодов соединены соответственно со входами регистров быстроменяющегося и медленноменяющегося операндов, управляющие входы которых соединены со вторым выходом блока управления, а выходы - со вторым и третьим входами контролируемого сумматора, третий, четвертый и пятый выходы генератора кодов соединены соответств енно со вторым, третьим и четвертым входамиблока управления, третий, четвертый и пятый выходы которого соединены соо ветственно со вторым, третьим и четвертым входами генератора кодов.

551646

Составитель В. Крылова

РедактоР Р. ПУРнам ТехРед H. Дсталощ КоРРектоР С. Болдиж Р лдижар

Заказ 125/26 Тираж 902 Подписное

Е1НИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4