Вычислительный узел цифровой моделисетки для решения дифференциальных уравнений в частных производных

О П И С А Н И Е 01) 54689l

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Саюэ Советских

Социалистических

Республик (61) Дополнительное к авт. свпд-ву (22) Заявлено 17.03.75 (21) 2114222/24 с присоединением заявки № (23) Приоритет

Опубликовано 15.02.77. Бюллетень № 6

Дата опубликования описания 22.03.77 (51) М. Кл G 06F 15/34

Государственный комитет

Совета Министров СССР по делам изобретеиий и открытий (53) УДК 681.325(088.8) (72) Авторы изобретения

В. П. Боюн, Л. Г. Козлов и Б. H. Малиновский

Ордена Ленина институт кибернетики АН Украинской ССР (71) Заявитель (54) ВЫЧИСЛИТЕЛЬНЫЙ УЗЕЛ ЦИФРОВОЙ МОДЕЛИ вЂ” СЕТКИ

ДЛЯ РЕШЕНИЯ ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ

В ЧАСТНЫХ ПРОИЗВОДНЫХ

Изобретение относится к вычислительной технике и может быть использовано при построении устройств для решения широкого класса задач математической физики.

Известен узел цифровой сетки, содержащий арифметическое устройство, выполняющее последовательно разряд за разрядом арифметические и логические операции, устройство управления и два блока памяти, емкостью по

2048 двоичных единиц каждый. Этот узел имеет большой объем оборудования, поскольку представляет собой вычислительную машину, настраиваемую на выполнение определенной операции и содержащую арифметическое устройство, память и устройство управления.

Наиболее близким к изобретению по технической сущности и достигаемому результату является вычислительный узел цифровой модели-сетки для решения дифференциальных уравнений в частных производных, содержащий многовходовый сумматор, входы которого соединены со входами узла. Этот известный узел характеризуется большим объемом оборудования, так как в нем содержится и многовходовых сумматоров, где n — разрядность чисел; неустойчивостью процесса решения, обусловленной наличием положительных обратных связей между узлами сетки, так как входы и выходы многовходовых сумматоров комбинационного типа для каждого из узлов непосредственно соединены с выходами и входами многовходовых сумматоров четырех соседних узлов сетки.

Цель изобретения — повышение устойчивости процесса решения и сокращение оборудования. В описываемом узле это достигается тем, что он содержит регистр сдвига, элемент

И и группу элементов И, причем выход сумматора соединен с последовательным входом регистра сдвига, управляющий вход и последовательный выход которого соединены соответственно с первым управляющим входом узла и первым входом элемента И, второй вход и выход которого соединены соответст15 венно со вторым управляющим входом и выходом узла, параллельные выходы регистра сдвига соединены с первыми входами элементов И группы элементов И, вторые входы которых соединены с третьим управляющим вхо20 дом узла, группа выходов которого соединена с выходами элементов И группы элементов И.

На чертеже представлена блок-схема описываемого узла.

Он содержит многовходовый сумматор 1, 25 регистр сдвига 2, элемент И 3, группу 4 элементов И, управляющие входы 5 — 7, входы 8, группу выходов 9, выход 10, выход 11 сумматора.

На входы узла 8 подается последователь30 ный код четырех (для уравнения Лапласа) 546891 или пяти (для уравнения Пуассона) чисел младшими разрядами вперед. Каждый i-й разряд этих чисел поступает на входы 8 сумматора 1, на выходе 11 которого формируется результат суммирования. Переносы в следующие разряды запоминаются на соответствующих элементах памяти сумматора 1 (не показаны), причем при решении уравнения Лапласа все три переноса используются в следующем такте при суммировании (1+1)-го разряда чисел, а при решении уравнения Пуассона один из переносов запоминается на один такт и используется при суммировании (i+

+1)-ro разряда чисел, а второй перенос запоминается на два такта и используется при суммировании (i+2) -го разряда чисел. При решении уравнения Пуассона на один из входов 8 подается последовательный код F;; правой части уравнения.

Для оперативного ввода значения F;. во всех вычислительных узлах цифровой моделисетки и повышения быстродействия величина

F,„ìîæåò быть предварительно занесена параллельным кодом на предусмотренный для этой цели регистр, на выходе которого формируется последовательный код величины F;, па каждой итерации решения.

Результат суммирования каждого разряда чисел, полученный на выходе 11 многовходового сумматора 1, заносится в регистр сдвига

2, содержащийся в регистре сдвига 2 код значения искомой функции на предыдущей итерации сдвигается на каждом такте под управлением сигнала, поступающего на первый управляющий вход 5 узла и выдается на выход

10 через элемент И 3, который открывается сигналом, поступающим на второй управляющий вход 6. После прохождения и (где n— разрядность) тактов элемент И 3 закрывается и в последующих двух тактах осуществляется сдвиг содержимого регистра сдвига 2 на два разряда (т. е. деление на четыре), что и требуется для реализации известной зависимости у у у+ Vt g g + Vg i g + %gag g + < lg

В =

Последующие итерации осуществляются аналогично и, когда решение получено, на третий управляющий вход 7 поступает сигнал, который открывает группу 4 элементов И, че5

50 рез которую результат выдается из регистра сдвига 2 на группу выходов 9 узла.

Технико-экономический эффект изобретения заключается в том, что описываемый узел превосходит известные узлы цифровых сеток как по наименьшим затратам оборудования, так и по устойчивости решения. В известном узле цифровой сетки содержится и многовходовых сумматоров 1, а в описываемом узле один многовходовый сумматор 1 и другие блоки (регистр сдвига 2, элемент И 3, группа 4 элементов И), которые по суммарным аппаратурным затратам (при n(10) не превосходят затрат оборудования на один многовходовый сумматор. Таким образом, изобретение позволяет достичь сокращения затрат оборудования и не менее, чем в — раз. Поскольку изобретение

2 значительно проще известных, то оно может быть использовано в цифровых сетках, содержащих большое количество узлов, что необходимо для достижения высокой точности решения. Введение синхронизации и искусственной инерционности в устройство позволяет получать устойчивую модель, исключает положительные обратные связи и тем самым расширяет область применения описываемого узла.

Формула изобретения

Вычислительный узел цифровой модели— сетки для решения дифференциальных уравнений в частных производных, содержащий многовходовый сумматор, входы которого соединены со входами узла, отличающийся тем, что, с целью повышения устойчивости процесса решения и сокращения оборудования, он содержит регистр сдвига, элемент И и группу элементов И, причем выход сумматора соединен с последовательным входом регистра сдвига, управляющий вход и последовательный выход которого соединены соответственно с первым управляющим входом узла и первым входом элемента И, второй вход и выход которого соединены соответственно со вторым управляющим входом и выходом узла, параллельные выходы регистра сдвига соединены с первыми входами элементов И группы элементов И, вторые входы которых соединены с третьим управляющим входом узла, группа выходов которого соединена с выходами элементов И группы элементов И.

546891

Составитель Ф. Шагиахметов

Редактор Л. Тюрина

Техред Е. Хмелева

Корректоры: Е, Хмелева и Л. Котова

Заказ 345/!3 Изд. Хе 178 Тираж 899 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2