Преобразователь двоично-десятичного кода в последовательный двоичный код

ОП ИСАНИ Е

ИЗОБРЕТЕН ИЯ

Союз Советских

Социалистических

Республик (") 543934

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 09,10.74 (21) 2065341/24 с присоединением заявки № (23) Приоритет (43) Опубликовано 25.01.77.Бюллетень № Э (45) Дата опубликования описания 11.05.77 (51) M. Кл.

906 F 5/00

Государственный комитет

Совета Министров СССР оо делам изобретений и открытий (53) УДК 681.325 (088,8) Н. Л. Емельянов, Н. Н, Дивин и Н. В. Корнилов (72) Авторы изобретения (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО«ДЕСЯТИЧНОГО КОДА

В ПОСЛЕДОВАТЕЛЬНЫЙ ДВОИЧНЫЙ КОД

Преобразователь двоично десятичного кода в последовательный двоичный код относится к области автоматики и вычислительной техники и предназначен дпя преобразования кодов. 5

Известны преобразователи двоично-десятичного кода в двоичный, выполняющие преобразования с помощью коммутирующих схеМ соединений между разрядами входного регистра и соответствующими разрядами cyM io матора, а также преобразователи, работаюшие на принципе повторяющихся циклов сложения двоичных кодов десятичных чисел и умножения их на 10.

Первый из известных преобразователей 1б содержит регистр„шифратор, двоичный парап лельный сумматор, узел управления (lf .

Его недостатком является большой объем оборудования при реализации и возможность преобразования только положительных двои%-20 но-десятичных кодов.

Второй из известных преобразователей содержит динамический регистр, регистр тетрады, одноразрядный сумматор, узел управления, элементы "И" и "ИЛИ" (2). 25

Недостатком этого преобразователя является отсутствие возможности преобразования отрицательных двоично-десятичных кодов, Наиболее близким техническим решением к данному изобретению является преобразователь двэичнэ — десятичнэгэ кэда в последовав тельный двоичный кэд, сэдержащий пэследэвд— тельный сумматор, распределитель импульсов, инфэрмациэнный вхэд кэтэрэгэ подключен к входной инфэрмациэннэй шине, а управляющий вход — к первэй управляющей входной шине, входной регистр, триггер, лэгическпе элементы "И" и "ИЛИ" (3).

Недостатком преобразователя является ограниченная область преобразуемых кодовпреобразуются только положительные коды.

11епью изобретения является расширение класса решаемых задач.

Поставленная цель достигается тем., что в преобразователь двоично десятичного кода в последовательный двоичный код допопнительно введен коммутатор, первая группа входов которого соединена с входным регистром, вторая группа входов подключена

543934 к тактовым выходам, распределителя импульсов, а третья группа входов соединена с циклическими выходами распределителя импульсов,первый тактовый выход которого соединен с первым вхэдэм первэгэ элемента "И" и первым управляющим входом последовательного сумматора, втэрэй управляющий вход кэтэрогэ соединен с последним тактовым выходом распределителя импульсов, первый циклический выход которого соединен со вторым. 1О входом первого элемента "И", выход которого соединен с первыми входами второго и третьего элементов И, выходы которых подключены соответственно ко входам установки в "нуль" и "единицу" последователь- ного сумматора, счетный вход которого соединен с выходом коммутатора, прямой и инверсный выхэды последовательного сумматора соединены сэответственнэ с первыми входами четвертого и пятэгэ элементов И, вы- Е ходы которых соединены с входами элемента

// //

ИЛИ, выход которого сэединен с выхэднэй шиной, вторые вхэды втэрэгэ и четвэртэгэ

// // элементов И сэединены с инверсным выходом триггера, втэрыэ входы третьэгэ и четвертэiI / гэ элементэв И сэединены с прямым выходом триггера.

Преобразователь представлен на чертеже, Он содержит последовательный сумматор

1, коммутатор 2, входной регистр 3, рас- ЗО пределитель импульсов 4, логические элементы И 5, 6, 7, 8, 9, элемент ИЛИ 10, триггер 11.

Преобразователь работает следующим образом, Команда о начале преобразования устанавливается в нулевое состояние распределитель импульсов 4 при этом он пропускает на свой вход Х „. Распределитель импульсов представляет собой устройство, которое вырабатывает количество циклов, 40 равное числу разрядов преобразованного двоичного кода. P каждом цикле должно вырабатываться количество тактов не менее наибольшего числа слагаемых при формировании двоичных разрядов с учетом сум- 45 мы переноса при формировании предыдуших двоичных разрядов, Первым тактом в каждом цикле производится сдвиг содержимого сумматора на один разряд вправо. Разрядность сумматора определяется из алгорит- о ма и зависит только от разрядности преобразуемого двоично-десятичного кода.

Например, для 5-разрядного двоично=десятичного кода емкость сумматора должна быть равна 13, следовательно разрядность равна 4, для 8-разрядного - 24, следовательно разрядность сумматора равна 5.

Первым тактом, в первом цикле и в зависимости от знака преобразуемого кода сум; матор устанавливается в "нулевое" или же в "единичное" состояние через элементы И 5, 6, 7. Если преобразуемое число е положительное, то через элемент И 5 проходит на установку сумматора в нулевое" состояние. Опрашивается коэффициент при о

2, т.е. коэффициент Q< . Опрос и формирование двоичных эквивалентов производится коммутатором 2. Значение коэффициента

О подается на счетный вход сумматора.

Последним тактом в первом цикле информация с прямого" выхода g сумматора через схему совпадения 8 поступает в выходное устройство 10. Этот процесс повторяется до конца преобразования. Концом последнего цикла перекрывается вход временного распределителя. Если преобразуемое число

// // отрицательно, то через элемент И 6 проходит на установку сумматора в "единичное состояние. При преобразовании отрицательного числа на выходе устройства будет дополнительный двоичный код. Бель установки сумматора в "единичное" состояние можно пояснить. Из определения: и =й AD)2 в пр

В соответствии с алгеброй Буля можно записать: g = -м пр пр ц .2о — (g — 1 2о) =g — 1. 2о пр лр пр т.е. дополнительный код преобразованного двоичного числа можно получить вычитанием единицы младшего разряда с последующей инверсией. Процесс преобразования анологичен описанному выше. Только к эле

// // менту ИЛИ 10 подключается через элемент

// l/

И 9 инверсный выход g сумматора.

Допустим необходимо преэбразэвать двэичнэ-десятичный кэд

О 0 < =79

Ф v ф с ъ а д с ъ а

2 2 2 2

Для преобразования двухразрядчого двоично-десятичного кода потребуется устройство, содержащее последовательный сумматор емкостью не менее восьми, т. е. трехразрядный. Временный распределитель должен вырабатывать семь циклов и в каждом. цикле не менее восьми тактов.

Эффективность предлагаемого изобретения заключается в расширении класса реша емых задач (прототип решает задачу преобразования только положительных кодов, а предлагаемый преобразователь решает до полнительно задачу преобразования отрицательных кодов), а также в уменьшении объема оборудования при реализации.

Формула изобретения

Преобразователь двоично-десятичного кода в последовательный двоичный код, содержащий последовательный сумматор, распределитель импульсов, информационный

543934

ЫНИИПИ Заказ 872/64- Тираж 818

Подписное

Филиал ППП "Патент, г. Ужгород, ул. Проектная, 4 вход которого подключен к входной информационной шине, а управляюший вход — к первой управляюшей входной шине, входной

Р! регистр, триггер, логические элементы И

II J( иИЛИ, отличающийс я тем, s что, с цепью расширения класса решаемых задач, в него дополнительно введен комму татор, первая группа входов которого соединена с входным регистром, вторая группа входов подключена к тактовым. выходам. 30 распределителя импульсоe, s третья группа входов соединен;: с циклическими выходами распределителя импульсов, первый тактовый выход которого соед:;нен с первым входом й- Н первого элемента И и первым управляюшим 15 входом. последоватеii = -..orо сумматора, второй управляюший вход котооого соединен с последним. тактовым выходом распределителя импульсов, первый циклический выход которого соединен со вторым входом

II I/ первого элемента И, выход которого соединен с первыми входами второго и третьего элементов "И", выходы которых лодключены соответственно к входам установки в нуль" и "единицу" последовательного сумматора, счетный вход которого соединен с выходом коммутатора, прямой и инверсный выходы последовательного сумматора соединены соответственно с первыми вхоI I 1) дами четвертого и пятого элементов И, выходы которых соединены с входами элеменll I) га ИЛИ, выход которого соединен с выходной шиной, вторые входы второго и четвертого элементов "И соединены с инверсным выходом. триггера, вторые входы третьего I 1 з 1 и пятого элементов И соединены с прямым выходом трж гера.

Источники информации, принятые Во вниMoiiù= р." -xcиет --,;-,:- .

1. Авторское свидетельство СССР

Ъ 218522, Мкл . 4 06 F 5/02 от 1968г.

2. М, М, Сухомлинов и др. Преобразователи кодов ч.":сел", Изд.Техника, Киев, 1965 r., стр. 85-90, рис. 25, 27.

3. Патент СНА Ъ 3649822,кл. 235-155 от 1971 г,