Устройство для задержки сигналов на логических элементах
ОП ИСАНИЕ
ИЗОБРЕТЕН ИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Союз Советсних
Социалистических
Республик (11) 529553 (61) Дополнительное к авт. свид-ву (22) Заявлено 05. 10. 72. (21) 1833566/21 с присоединением заявки № (Г)1) М Кл 2
Н 03 К 5/153 (23) Приоритет
Государственный комнтет
Совета Мнннстрав СССР
fl0 делам нзабретеннй н открытнй (5Ç) УДК 621,373.531 (088.8) (43) Опубликовано 25 0g.76 Бюллетень № 35 (45) Дата опубликования описания 10.06.77
А. М. Русанов (72) Автор изобретения (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ЗАДЕРЖКИ СИГНАЛОВ НА ЛОГИЧЕСКИХ
ЭЛЕМЕНТАХ
Формула изобретения
Изобретение относится к вычислительной технике и предназначено для использования в логических устройствах различного назначения.
Известно устройство для задержки на логических элементах, содержащее элемент И, подключенный одним входом к источнику тактовых импульсов, и элемент ИЛИ.
Однако имеющаяся в известном устройстве цепь регенеративного расширения и инвертирующих транзисторов существено снижает его быстродействие.
Целью изобретения является повышение быстродействия устройства.
Для этого в устройстве выход элемента И подключен к одному входу элемента ИЛИ, выход которого соединен со вторым входом схемы И, а второй вход схемы ИЛИ подключен к шине входного сигнала.
На фиг. 1 приведена функциональная схема предложенного устройства; на фиг. 2 — эпюры напряжения, поясняющие его работу.
Устройство состоит иэ схемы 1, реализующей логическую функцию ИЛИ, и схемы 2, выполняющей логическую операцию И . вход 3 которой подключен к источнику тактовых импульсов. Вход 4 схемы 1 соединен с шиной входного сигнала, а выход 5 — с входом 6 схемы 2, выход 7 которой является выходом устройства и соединен с входом
8 схемы 1.
В исходном положении, при отсутствии входных сигналов, схемы 1 и 2 находятся в состоянии низкого уровня потенциала. Поступающий на вход
4 схемы 1 положительный импульс 04 переводит схему 1 в состояние высокого потенциала. При щ появлении положительного перепада напряжения
Ф тактового импульса U на входе 3 схема 2 переходит в состояние высокого потенциала, которое поддерживается после окончания импульса 04 до окончания тактового импульса за счет логической обратной связи с выхода 7 схемы 2 на вход 8 схемы
1.
Время задержки выходного импульса U> относительно входного импульса U определяется длительностью положительного перепада тактовых импульсов 0
Устройство цд л задержки сигналов, на логических элементах, содержащее элемснт 5 И, подключенный одним Входом к истОчник) так 529553
У7
Составитель Т. Богдалова
Техред И. Ковач
Корректор Л. Ьоринская
Редактор А, ЭиньковскиЯ
Заказ 5345/110
Тираж 1029 Подлисное
lJHHHHH Государсгвснного комитета Совета Министров СССР но делам изобрстениЯ и открытий
113035, Москва, Ж-35, Раушская наб., д.4/5
Филиал ППП "Патент", r. Ужгород, ул. Проектная. 4 товых импульсов, элемент ИЛИ, о т л и ч а ю щ е е- с я тем, что, с целью повьппения быстродействия, выход элемента И подключен к одному входу элемента ИЛИ, выход которого соединен с входом элемента И, а в орой вход элемента И/!И подключен к шине входного сигнала.
