Оперативное запоминающее устройство

ОП ИСАН И Е

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

111 5286 I I

Со1оэ Советских

Социалистических

Ресгублик

Ь

I (61) Дополнительное к авт. свид-ву (22) Заявлено 01.06.73 (21) 1925040/24 с присоединением заявки № (23) Приоритет (51) М. Кл. G 11С 11/00

Государственный комитет

Совета Министров СССР б етений ОпубликоваHo 15.09.76. Бюллетень № 34 по делам изобретений (53) УДК 681.327.6(088.8) и открытий

Дата опубликования описания 12.10.76 (72) Авторы изобретения

В. P. Горовой и М. И. Кушнир (71) Заявитель (54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике.

Известно оперативное запоминающее устройство, содержащее адресные и информационные шины и блоки памяти (1). Старшие разряды кода адреса указывают номер блока устройства, младшие — адрес ячейки внутри блока. Основным недостатком такого устройства является недостаточная надежность, даже в тех случаях, когда информация кодируется корректирующим кодом, некоторые одиночные нсисправностп блоков памяти могут привести к пекорректируемым ошибкам.

Известно также устройство, содержащее регистр числа, регистр адреса и блока памяти, каждый пз которых содержит Один разряд IIHформации, закодированной кодом, корректирующим одиночные ошибки (2). В этом устройстве корректируются любые ошибки, вызванные одиночными неисправностями блоков памяти. Основным недостатком этого устройства является то, что один программно доступны11 модуль устройства содержит столько блоков памяти, сколько разрядов имеет кодовое слово, 1то приводит к увеличению стоимости, DcoocIIIIo небольших вычислительных систем.

Наиболес близким по технической сущности к данному изобретению является оперативное запоминающее устройство, содержащее входной регистр, подключенный к блокам памяти, выходной регистр, адресный блок (3). В этом устройстве слова разбиваются на равные по величине гру ппы, каждая из которых хранится в одном блоке памяти. Условие равенства

5 групп накладывает довольно жесткие ограничения на длину слова и допустимые методы кодирования. Это приводит к снижению надежности устройства и его эффективной емкости.

Io Целью изобретения является повышение надежности устройства и его эффективной емкости.

Это достигается тем, что устройство содержит дешифраторы и элементы И вЂ” ИЛИ по

15 числу блоков памяти, входы дешифраторов подключены к выходам адресного блока, выходы дешифраторов соединены с одними входами элементов И вЂ” ИЛИ, другие входы которых подключены к выходам соответствующих

>О блоков памяти, а выходы элементов И вЂ” ИЛИ соединены со входами выходного регистра.

На чертеже изображена блок-схема предлагаемого устройства.

25 Устройство содержит входной регистр 1, адресный блок 2, блоки 3 памяти, каждый II3 которых содержит накопитель, адресные и разрядные цепи и т. д. (на чертеже не показаны), дешифраторы 4 и элементы И вЂ” ИЛИ 5 но

30 числу блоков памяти, и выходной регистр 6.

528611

Устройство может работать в двух режим ах: «3 апись» и «Считывание».

Режим «Запись».

Кодовое слово поступает;на входной регистр

1, одновременно в аДресный блок 2 поступает код адреса и во все блоки- 3 памяти поступает сигнал «Запись». B следующем такте во все блоки 3 памяти поступает код адреса из адресного блока 2 и записываемое слово с входного регистра 1. Каждый блок 3 памяти, полу- 1О чив код адреса и сигнал «Запись» начинает работать независимо от других блоков 3 памяти, выбирает на свой регистр числа адресуемую ячеику памяти и устанавливает связь между входными линиями блока и триггерами 15 регистра числа блока, после чего информация с регистра числа блока переписывается в адресуемую ячейку.

Режим «Считывания».

Вадресный блок 2 поступает код адреса,,во 20 все блоки 3 памяти поступает сигнал «Считывание». В следующем такте из адресного блока 2 во все блоки 3 памяти и на все дешифраторы 4 поступает код адреса. Каждый блок памяти, получив код адреса и сигнал «Счи- 5 тывание», независимо от остальных блоков осуществляет чтение адресуемых разрядов кодового слова и передачу их на элементы И—

ИЛИ 5. Каждый дешифратор 4, приняв код адреса, определяет, из каких блоков 3 памяти следует считать те разряды кодового слова, которые определяются выходами связанного с данным дешифратором 4 элемента И вЂ” ИЛИ 5.

Каждый элемент И вЂ” ИЛИ 5 передает разряды, считанные из блоков 3 памяти, номера з5 которых определены связанными с элементом

И вЂ” ИЛИ дешифратором 4, на соединенные с выходами элемента И вЂ” ИЛИ триггеры выходного регистра б.

Если в устройстве возникла одиночная не- 4О исправность, то она может исказить лишь те разряды кодового слова, которые хранятся в одном блоке памяти. Корректирующая способность используемого кода должна обеспечивать возможность исправлять такие ошибки. 45

Пример. Пусть в устройстве необходимо хранить слова, представленные в системе остаточных классов своими остатками по основаниям 3, 5, 7, 11, 13, 17, где 3, 5, 7, 11 — информационные, а 13 и 17 — контрольные осно- 50 вания. Известно, что введение двух контрольных оснований обеспечивает возможность коррекции любой ошибки, искажающей остаток по одному из оснований.

Для представления остатков по выбранным основаниям нужно 2, 3, 3, 4, 4, 5 двоичных разрядов для оснований 3, 5, 7, 11, 13, 17 соответственно. Таким образом, кодовое слово содержит 2+3+3+4+4-,-5=21 разряд и разбито на б групп, в 1-й группе — 2 разряда, во

2-й и 3-й группах — по 3 разряда, в 4-й и 5-й группах — по 4 разряда, и, наконец, в 6-й группе — 5 разрядов.

Для рассматриваемого примера устройство содержит 6 блоков памяти, входной регистр содержит 21 триггер.

B режиме «Запись», если код адреса четный, то в -й блок памяти записывается с-ая группа разрядов кодового слова, если же код адреса нечетный, то в 1-й блок записывается б-я группа разрядов, во 2-й — 4-я, в 3-й — 5-я, в 4-й — 2-я, в 5-й — 3-я и в б-й — 1-я, В режиме «Считывание», если код адреса четный, то значение выходов i-ro дешифратора равно i, если же код адреса нечетный, то значение выходов 1-ro дешифратора равно 6, 2-ro — 4, 3-го — 5, 4-ro — 2, 5-го — 3, 6-го — 1.

Для наиболее характерных случаев (например, при представлении чисел в системе остаточных классов) использование предлагаемого устройства позволяет увеличить эффективную емкость устройства на 30 — 60 /О.

Формула изобретения

Оперативное запоминающее устройство, содержащее входной регистр, подключенный к блокам памяти, выходной регистр и адресный блок, о тлич аю щееся тем, что, с целью повышения надежности устройства и его эффективной емкости, оно содержит дешифраторы и элементы И вЂ” ИЛИ по числу блоков памяти, входы дешифраторов подключены к выходам адресного блока, выходы дешифраторов соединены с одними входами элементов И вЂ” ИЛИ, другие входы которых подключены к выходам соответствующих блоков памяти, выходы элементов И вЂ” ИЛИ соединены со входами выходного регистра.

Источники информации, принятые во внимание при экспертизе:

1. С. A. Майоров, Г. И. Новиков «Принципы организации цифровых машин», Л., «Машиностроение», 1974, стр 380 †3.

2. Патент CILIA _#_ 3436734, кл. 340 †1.5, 1971 г.

3. IEEE Trausaetions on Computers, March, 1973, стр. 269 — 275 (прототип) .

528611 (.) Составитель В. Рудаков

Техред И. Семенов

Корректор А. Лзесова

Редактор H. Каменская

Типография, пр. Сапу :ова, ?

Заказ 2063/14 Изд. ¹ 1609 Тираж 723 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, К-35, Раугиская иаб., д. 4,5