Устройство сравнения частот двух сигналов

О П И С -А -"Н 34 Е

ИЗОБРЕТЕНИЯ ((() 486466

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 19.01.73 (21) 1879887/26-21 (51) М. Кл. Н 03k 5/18 с присоединением заявки М

Совета Министров СССР (53) УД К 621.374.33 (os 8.s) Опубликовано 30.09.75. Бюллетень Nà 36

Дата опубликования описания ЗО.XII.75 ло делам изобретений и открытий (72) Авторы изобретения

В. М. Пустыльников, М. Г. Касымбеков и И. В. Баринов

Институт физики высоких энергий АН Казахской ССР (71) Заявитель (54) УСТРОЙСТВО СРАВНЕНИЯ ЧАСТОТ ДВУХ СИГНАЛОВ государственный комитет (23) Приоритет

Изобретение относится к импульсной техник)е,и может испогльзо ваться в частотных системах обработки информации и системах автоподстройки частоты.

Известно устройство ср авнения частот двух сигналов, содержащее два формирователя последовательностей узких импульсов, интегр атор, выполненный в виде коммути(руемой цепи заряда- раз ряда конденсато(ра с ,эмитте(р(ным повторителем на выходе, соеди н енной через два коммутирующих:ключа с выходами три)ггера, один вход которого под,ключен к выходу первого формирователя, другой вход — через логическую схему .«ИЛИ» к выходам перовых д вух логических схем «И», первые входы которых подключены к выходам второго триггера, подсоединенного счетным входом к выходу первого формирователя, а вторые — к выходу второго формирователя, третий и четвертый триггеры, две вторые логические схемы «И», подсоединенные первыми входами к выходам первого и второго формирователей, а вторыми — к выходам первого триггера, и элемент задержки.

Однако это,успройство .не обеспечивает измерекие разности срав(ни(ваемых часгот,с достаточно малой попрешностью и имеет низкое быстродействие.

Цель изобретения — уменьшение погрешностей сравнения и повышение быстродействия устройства.

Это дсстигается тем, что в предлагаемое

5 устройство введены запоминаюш)кй конденсатор, два дсголнительных ключа и две дополнительные логи(ческие схемы «ИЛИ» с двумя и тремя входами соот(ветственно, причем один полюс запоминающего конденсато)О ра соединен с выходом цепи заряда — разряда,конденсатора через первый дополпитегльный ключ, уп(равляющий вход которого подключен к выходу третьего т)риггера, входы которого связаны с выходами перовых двух

15 схем «И» — один непосредственно, а другой — через первую дополн(ительную схему

«ИЛИ», другой полюс запоминающего конде)н сатора соединен с заземленной шиной через резистор и. с выход ной клеммой устрой20 яства через второй дополнительный ключ, (уп(равляющий вход которого пюд ключен к выходу четвертого триггера. соединенного одним, входом с выходом одной из первых схем «И», связанным с соответствующим входом первой схемы «ИЛИ» через элемент за.держки, выходы вторых схем «И» подключе.ны к двум входам второй дополнительной схемы «ИЛИ», третий вход которой связан с выходом элемента задержки, а выход соединен с вторым входом первой дополнитель486466

65 ной схемы «ИЛИ», вторым входом четверто,го Tp

На чертеже изображена блок-схема .предл,агаемого yc Tðo<éñòâB, Уст1ройство состоит из форми<рователей 1 и 2 по<следо вательностей узких импульсов, т1риггеров 3 — б, логических схем 7 — 10 «И», логических схем 11 — 13 «ИЛИ», ключей 14—

17, элемента 18 заде17жки, цепи 19 заряда—

<разряда конденсатора с эмиттерным повторителем на выходе, запоминающего конденсатора 20 <и< резистора 21, <перине<м выход форми<ров<ателя 1 соеди<нен со счетным входом три<ггера 3 и первыми входами схемы 9 и триггера 4, а выход формиро<вателя 2 соединен с первыми входами схем 7, 8 и 10. Перв<ый <выход т<ригге1ра 3 подключен к второму входу схемы 8, выход которо<й соединен с не1рвыми входами тригге<ра б <и< схемы 12 и через элемент 18 — с первы1ми< входами; схем

11 и 13, а второ<й выход тригге<ра 3 под ключен к втор<ому входу схе<мы 7,,выход кото1р<ой соединен с вторыми входами тригге1ра 5 и схе<мы 11, выход последней подключен< к

<второ<му вх<оду триггера 4, первый выход которого соединен с вторым входом схемы 10 и уп<равляю<щим вход<ом ключа 15, выход ключа 15 подсоединен к первому входу цепи 19, а второй вход последней через ключ 14 свя<зан со вто<рым выходо<м Tp1H

<входом схемы 9, выход кот<орой соединен с

<вторым входом схемы 13, третий вход по<следней .подключен к выходу схемы 10, а выход — к вторы«м входам триггера б и, схемы

<12 и к сбросовому входу триггера 3. Выход

<схемы 12 соединен с первым входом тригге<ра

5, выход которого подключен к уп<равляющему <вход<у ключа 16, друтой вход ключа 16 соедине<н с выходом цепи 19, а выход ключа

16 связан че1рез по<следо<в<атель<но соединенные конденсатор 20 и резистор 21 с заземленной шиной, соединенной также с ключом 15 и цепью 19, а общая точка конденсатора 20 и резистора 21 подключена к первому входу кл<юча 17, второ<й упуавляющий вход которого соединен <с выходо<м три1ггера б.

Уст<ройство работает следующим обр<азом.

В исход<ном полнении триггеры 3, 4 и 6 находятся <в,нулевом состоянии, а триггер

5 — в единич<ном, ключи 14 и 17 1разомкнуты, а клю 11и< 15 и 16 замкнуты,.

Входные сигналы п1реобразу7о<тся форми<рователями 1 и 2 в последовательности узких и<мпулъсов. Первый выходной импульс фо<рмирователя 1 перебрасывает т<риггер 4, замыкающий ключ 14 и <размыкающий ключ

15, благодаря чему начинается заряд конде<нсатора цепи 19, п1ри э том напряжение па конде<нсато<ре 20 ивме<няется по тому же закону. Од<нювремен<но упомянуты<й и<мп<ульс перебрасы<вает триггер 3, по<дготавливая,прохо<ждение пе1рвого выходного импульса фо<рми<рователя 2 через схе<му 7, перебрасывающего триггер 5, размыкающего ключ 16 и

Зо

-15

55 возвращающего тритгер 4 и ключи 14 и 15 в исходное положение. 11ри этом конденсато<р цепи 19 быстро разряжается, и благодаря размыканию ключа 16 на з<апоминающем конденсаторе 20 фиксируется напряжение, соотве<тствующее в<ременному интервалу между упомянутыми первыми выходными импульсами фор<ми рователей 1 и 2.

С появлением второго выходного импульса формирователя 1 триггер 4 устанавлив<ается в един<и<чное положение, а конденсатор цепи 19 за<ряжает<ся до пап<ряжения, соот<ветствующего временному интервалу между втсрыми выход<нымй импульсами фор<ми<равателей 1 и 2, п<ри этом напряжение на ко<нде<нсаторе 20 не;измен<яется, так как ключ

16 <разомкнут. Однов<ременно pH

20 перезаряжае<тся on первоначального у1р<ов,ня напр<яжения до напряжения ко<нденсато<ра цепи 19, причем ток перезаряда создает ,на <резисторе 21;и<мпульс напр яжени<я, поляр.ность и амплитуда которого соответствуют знаку и абсолютной велич<ине разности с<ра<вниъаемых частот входных сигналов, по.ступающий на вход ключа 17, откры<ваемого триггером 6.

Элемент 18 задерживает возвращение три<ггеро<в 4 и 6 в исходное состояние <н<а время, соответствующее макси<мально возможной п1родолжительности импульса напряжения на рез<исторе 21, благодаря чему ключ

17 открывается только на время этого и<мпульса.

Ложные сраба тывания ус тройс<тва I71pH нарушении чередования импульсов на выходах формирователей 1 и 2 выявляются с по<мо7ц;ью схем 9 и 10, выходные импульсы которых сб1расы<вают т<ригге<ры 3, 5 <и< б, воз<вращая устройство в исходное положение.

Уменьше<ние попрешностей дос777<га ется тем, что преоб<разова<ние двух упо<мянутых временных интервалов в напряжение производится од<ной и той же цепью 19, благодаря чему уменьша ется влияние нестабильности последней на выходной им<пульс нап1ряжения.

Высокое быстродейст<вне устройства дости<гается гем, что выход<ной импульс, <несущий .полную и<нформацию о .разности частот входных сипналов, поя<вляется на выходе через ка<ждые два п<е1риода одного из вход<ных сигналов, Предмет изобретения

Уст<ройство аравнения частот двух сигналов, содержащее два фо<рми<рователя пюсле. довательностей узких импульсов, <и<нтегра то<р,,выполненный в виде коммутируемой цепи заряда — 1разряда конде<нсатора с э<миттерным повторителем на выходе, соединенной через два коммутирующих, ключа с выхода486466

Составитезь А Степанов

Текред Т. Миронова

Корректор О. Тюрина

Редактор Е. Караулова

Подписное

Заказ 3207/17 Изд. № 1835 Тираж 902

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2 ми триггера, одын вход которord подключен к выходу пе рвого формирователя, другой вход — через логи1ческую схему «ИЛИ» к выходам пе1рвых двух логических схем «И», первые входы которых подключены к выхода м второго триггера, подсоединен ного счетHbIiM входом к выходу первото форми рователя, а .вторые — к,выходу второго формирователя, третий и четвертый триггер ы, д ве вто рые логичеакие схемы «И», подсоединенные аервыми входами к выходам 1перЬого и второго формирователей, а вторыми — к выходам первого триггера, и элемент задержки, отличающееся тем, что, с целью уменьIIIeiHHIH потрешностей сравнения и,повышения быстродействия, в него введены, запо минающио KQIHpBHQBTop, два дополнительных ключа и две дололнительные логические схемы

«ИЛИ» с двумя Hl T pe!NH Bxo+Bvi!H! соответст венно, нричем оди н полюс запоминающего конденсатора соединен с выходом цепи1 за|ряда — разряда конденсатора через первьпй дополнительный ключ, уцравляющии вход которого подключен к выходу третьего триггера, входы кото рого связаны с выходами пер|вых двух схем «И» — один,непо суе1дствен5 но, а другой — через первую дополнительную схему «ИЛИ», др|угой полюс запоминающего

KoHäålHñBToiðiB соединен с заземленной шинной че|рез резистор и м выходной клеммой уст1чойства через второй дополнительный ключ, 10 управляющий вход которого под1ключе н к выходу четвертого триггера, соед1и ненного одним входом с выходом одной из первых схем «И», связа нным с соответствующим вхо.дом .пер вой схемы «ИЛИ» через элемент за15 держки, выходы вторых схем «И» по дключены к д вум входам второй допол нительной схемы «ИЛИ», третий вход которой связан с выходом элемента задержки, а выход соеди нен с вторым входом пе рвой дополнительной схемы «ИЛИ», вторым входом чет1ве ртого триггера и сбросовы м входом втоipo1.о т1риггера.