Устройство сжатия сообщений
1 с а,.H
О П И С А Н И Е пп 4733О8
ИЗОБРЕТЕН ИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Союз Соеетскик
Социалистических
Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 02.08.72 (21) 1819811/26-9 с присоединением заявки №
ГосУдаРственный комитет (23) Приоритет
Совета Министров СССР
Опубликовано 05.06.75. Бюллетень № 21 (51) М. Кл. Н 04Ь 1/66 (53) УДК 621 391 8(088 8) и открытий
Дата опубликования описания 09.09.75 (72) Авторы изобретения
В. М. Морозов и В. В. Гладченко (71) Заявитель (54) УСТРОЙСТВО СЖАТИЯ СООБЩЕНИИ
Изобретение может быть использовано в системах связи и передачи данных.
Известно устройство сжатия сообщений, передаваемых в присутствии помех при ограниченных априорных сведениях о сигнале и помехах, содержащее схемы вычисления характеристик помех и оценки интервалов корреляции входных сигналов, входы которых соединены параллельно и подключены к выходу коммутатора, а выходы — к соответствующим входам вычислительного блока, первый выход которого через сумматор подключен к первому входу логического блока, ко второму входу которого подключен выход первой ячейки памяти, вход которой соединен параллельно со входом регистра выдачи и подключен к выходу логического блока, причем выход второй ячейки памяти подключен ко входу вентиля, управляющий вход которого подключен ко второму выходу вычислительного блока.
Однако при сжатии сообщений от многоканального источника в запоминающем блоке контрольных величин для каждого -того канала требуется выделять (N,+1) ячеек памяти, из которых N; ячеек используются для хранения Л ; предыдущих отсчетов 5», (/с=1, 2, ..., Л,). Максимальное значение N; определяется предельными характеристиками сигналов и помех.
Цель изобретения — упрощение устройства.
Предлагаемое устройство отличается тем, 5 что первый выход вычислительного блока подключен ко входу сумматора через схему умножения, ко второму входу которой подключен выход коммутатора, а к третьему входу — выход вентиля; при этом выход сум10 матора подключен ко входу второй ячейки памяти.
На чертеже показана функциональная схема описываемого устройства.
Коммутатор 1 входами подключен к источ15 никам сообщений, а одним выходом — ко входу схемы оценки интервалов корреляции входных сигналов 2. Вход ячейки памяти 3 (вторая ячейка памяти) запоминающего блока контрольных величин 4 и выход схемы
20 вычисления характеристик помех 5 подключены к соответствующим выходу и входу вычислительного блока 6 схемы вычисления оценок входных сигналов 7. Схема сравнения 8 логического блока 9 одним входом под25 ключена к выходу синхронизатора 10, другим — к выходу регистра 11, третьим — к выходу регистра 12, а выходом — ко входам регистра выдачи 13 и ячейки памяти 14 (первая ячейка памяти), выход которой соединен
473308 со входом регистра 12. Выход вентиля 15 подключен к сумматору 16 через схему умножения 17, один вход которой подключен к выходу вычислительного блока 6, другой с параллельно включенным входом схемы оценки интервалов корреляции входных сигналов 2 соединен с выходом коммутатора 1.
Двумя входами вентиль 15 подключен соответственно к выходу ячейки памяти 3, к выходу вычислительного блока 6, входы которого подключены к выходам синхронизатора 10, схемы оценки интервалов корреляции входных сигналов 2 и коммутатора 1 через схему вычисления характеристик помех 5.
Кроме того, вход регистра 11 соединен с параллельно включенными выходом сумматора
l6 и входом ячейки памяти 3.
Устройство работает следующим образом.
С выхода коммутатора 1 исходное сообщение -того канала в виде очередного дискретного отсчета S, поступает на входы схемы оценки интервалов корреляции входных сигналов 2, схемы вычисления характеристик помех 5 и схемы умножения 17. Вычислительный блок 6 схемы вычисления оценок входных сигналов 7 по текущим характеристикам входного сигнала и помех, полученным по результатам работы схемы оценки интервала корреляции входных сигналов 2 и схемы вычисления характеристик помех 5, вычисляет коэффициент сглаживания р, который поступает на схему умножения 17. Здесь S>,. умножается íà р, а предыдущая оценка сигнала
