Преобразователь двоично-десятичного кода в двоичный

О П И С А Н И Е ((() 470 803

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт, свид-ву (22) Заявлено 02.07.73 (21) 1939834 18-24 (51) М. Кл. 6 06f 5/02 с присоединением заявки №

ГосУдарствениый комитет (23) Приоритет

Совета Министров СССР ло делам изобретений и открытий (53) УДК 681.325.53 (088.8) Опубликовано 15.05.75. Бюллетень № 18

Дата опубликования описания 20.08.75

,-"с 1 !

Ж(а1 :,ь . " ":. " (72) Автор изобретения

А. H. Лещев (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНОГО КОДА

В ДВОИЧНЫИ

Изобретение относится к области автоматики и вычислительной техники и предназначено для преобразования кодов.

Известен преобразователь двоично-десятичного кода в двоичный, содержащий при преобразовании m-разрядного десятичного чит сла, первый регистр с 2 разрядными, входы

g которых соединены с выходами соответствут ющих разрядов 1, -разрядного сумматора.

1g 2 ис

Выходы (— — 3) младших разрядов первоIg2 го регистра соединены со входами соответстm вующих разрядов (— 3) -разрядного втоIg2 рого регистра; устройство содержит также элементы «И» и «ИЛИ».

Известный преобразователь характеризуется большим временем преобразования информации и большими аппаратурными затратами.

Целью изобретения является упрощение устройства и повышение его быстродействия.

Предложенное устройство отличается тем, что содержит дополнительную схему «И» и схему «НЕ». Входы дополнительной схемы

«И» соединены с входными шинами всех разрядов тетрады, соединенными со входами соответствующих младших разрядов сумматора. Выход дополнительной схемы «И» соеди5 нен непосредственно и через схему «НЕ» с управляющим(и входами второго и первого регистров соответственно.

Это позволяет повысить быстродействие устройства за счет совмещения циклов прие10 ма и преобразования информации и упростить его за счет использования периодичности поступления информации при управле)ши устройством.

На чертеже изображена схема устройства

15 для m=3, где m — количество разрядов преобразуемого десятичного числа.

Основу. устройства составляют последоваm тельно соединенные в кольцо1 2 -разрядный

1о 2 (для m=3 — десятиразрядный) регистр 1, тл /л

1g2 " Ig2

-разрядный сумматор 2 и (,, — 3) -раз25 рядный регистр 3. Регистр 1 выполнен на триггерах 4 — 13. Сумматор 2 выполнен на одноразрядных сумматорах 14 — 23, а регистр

3 — на триггерах 24 — 30. Входы разрядов регистра 1 соединены с выходами соответству30 ющих разрядов сумматора 2, причем их чет470803

Зо вертые младшие разряды соединены через

П1 схему «ИЛИ» 31. Hblxo,!ы (-- 3) младших

1g2 разрядов регистра i соединены со входами соответствующих разрядов регистра 3. Выход каждого i-го разряда регистра 3, начиная со старшего разряда, непосредственно или через схемы «ИЛИ» 32 и «ИЛИ» 33 соединены со входами i-го и (i+2)-го разрядов сумматора 2. Инверсный выход первого и выход третьего младши: разрядов регистра 3 и входная шина 34 старшего разряда тетрады соединены со входами четвертого младшего разряда сумматора 2. Вход схемы «ИЛИ» 32 соединен с выходом схемы «И» 35. Входы схемы «И» 36 соединены с выходами первого и третьего младших разрядов регистра 3 и с входной шиной старшего разряда тетрады 34, а выход схемы «И» 36 соединен через схему

«ИЛИ» 31 со входом четвертого младшего разряда регистра 1. Входы схемы «И» 37 соединены с входными шинами 34 всех разрядов етрады, соединенными со входами соответствующих младших разрядов сумматора 2, при этом старший разряд тетрады соединен с четвертым младшим разрядом сумматора 2 через схему «ИЛИ» 33. Выход схемы «И» 37 соединен непосредственно и через схему «НЕ»

38 — с управляющими входами регистров 3 и 1 соответственно.

Устройство работает следующим образом.

В исходном состоянии триггеры 4 — 13 и

24 — 30 регистров 1 и 3 установлены в состояние «0», информация на входе устройства отсутствует, что соответствует подаче на входные шины 34 кода 1111. При этом со схемы

«И» 37 на регистр 3 поступает сигнал, разрешающий запись информации, снимаемой с выходов регистра 1, а со схемы «НЕ» 38 на регистр 1 поступает сигнал, запрещающий запись информации, снимаемой с выходов сумматора 2. Цикл приема и преобразования двоично-десятичного кода в двоичный равен периоду поступления десятичных чисел в виде двоично-десятичных тетрад и состоит из первого полупериода поступления информации и второго полупериода ее отсутствия.

8 первом полупериоде со схемы «И» 37 на регистр 3 поступает сигнал, запрещающий запись информации, снимаемой с выходов регистра 1, так как код на входных шинах 34 при любом значении десятичного числа от

«О» до «9» отличен от кода 1111, а со схемы

«НЕ» 38 на регистр 1 поступает сигнал, разрешающий запись информации, снимаемой с выходов сумматора 2.

Двоично-десятичный код со входных шин

34 поступает на соответствующие четыре младших разряда сумматора 2, а двоичный код с выходов регистра 3 — на соответствующие входы сумматора 2. После сложения на сумматоре в соответствующие разряды регистра 1 записывается число, равное сумме преобразуемого числа и результата предыдуще35

65 го цикла преобразования, умноженного на десять. Схемы «ИЛИ» 32 и «ИЛИ» 36 и И>

36 исключают случаи нарушения работы сумматора 2 в процессе работы устройства. Во втором полупериоде со схемы «И» 37 на регистр 3 поступает сигнал, разрешающий запись информации, снимаемой с выходов регистра 1; результат преобразования, полученный в первом полупериоде, записывается в регистр 3, а запись в регистр 1 запрещается сигналом, поступающим со схемы «НЕ» 38.

Одновременно с выходов регистра 1, являющихся вьгходами устройства, может производиться считывание промежуточного результата преобразования. Преобразование т-разрядного десятичного числа производится устройством за т циклов. После считывания окончательного результата преобразования устройство устанавливается в исходное состояние.

Цепи установки триггеров регистров в исходное состояние и цепи переносов сумматора на чертеже не показаны.

1 аким образом, устройство производит преобразование десятичного числа по мере периодического поступления его разрядов в виде тетрад, что позволяет совместить циклы приема и преобразования информации и, следовательно, повысить быстродействие устройства, а также упростить его.

Предмет изобретения

Преобразователь двоично-десятичного кода в двоичный, содержащий при преобразовании т-разрядного десятичного числа первый реп гистр с, разрядами, входы которых соеди1g2 иены с выходами соответствующих разрядов

/П (m

1д2 -разрядного сумматора, выходы

g младших разрядов первого регистра соединены со входами соответствующих разрядов т

3 1 -разрядного второго регистра, выход

Ig2 каждого 1-го разряда второго регистра, начиная со старшего разряда, непосредственно и через первую и вторую схемы «ИЛИ» соединены со входами i-го и (i+2) -го разрядов сумматора, инверсный выход первого и выход третьего младших разрядов второго репистра и входная штина старшего разряда тетрады соединены со входами первой схемы

«И» выход, которой через первую схему

«ИЛИ» соединен со входом четвертого младшего разряда сумматора, входы второй схемы «И» соединены с выходами первого и третьего младших разрядов второго регистра и с входной шиной старшего разряда тетрады, а выход второй схемы «И» соединен через третью схему «ИЛИ» со входом четвертого младшего разряда первого регистра, отлич а ю шийся тем, что, с целью упрощения

470803

Составитель В. Игнатущенко

Техред Е. Подурушина

Корректор H. Аук

Редактор E. Семанова

Заказ 1984/3 Изд. № !452 Тираж 679 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2 устройства и повышения его быстродействия, оно содержит дополнительную схему «И» и схему «НЕ», входы дополнительной схемы

«И» соединены с входными шинами всех разрядов тетрады, соединенными со входами соответствующих младших разрядов сумматора, выход дополнительной схемы «И» соединен непосредственно и через схему «НЕ» с управляющими входами второго и первого регист5 ров соответственно.