Запоминающее устройство

Авторы патента:

G11C19 - Цифровые запоминающие устройства со ступенчатым движением информации, например сдвиговые регистры (счетные цепи H03K 23/00)

ОПИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

I»I427339

Союз Советских

Социалистических

Республик (G1) Зависимое от авт. свидстельствавЂ” (22) Заявлено 19.04.71 (21) 1648611 18-24 (51) М. Кл. б 11с 19.00 с присоединением заявки ¹â€”

Гасударственный камитет

Савета Министрав СССР па делам изобретений и аткрытий (32) ПриоритетвЂ”

Опубликовано 05.05.74. Бюллетень ¹ 17

153) УДК 681.327.6 (088.8) Дата опубликования описания 26.11.74 (72) Авторы изобретения

В. А. Скрипка, С. П. Осипов и А. Г, Дормидонтов (71) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к запоминающим устройствам (ЗУ) и может быть использовано в качестве буферного ЗУ для ЭЦВМ.

Известно ЗУ, содержащее входной регистр, выходы которого подключены ко входам блока основных регистров, соединенных поразрядно, коммутатор, входы которого подсоединены к выходам блока основных регистров, а первые выходы вЂ” к выходному регистру, и схемы «ИЛИ».

Недостатком известного ЗУ является необходимость последовательного считывания хранящейся в нем информации из-за отсутствия циклического дост .па к последней.

Целью изобретения является расширение области применения ЗУ за счет обеспечения циклического доступа,к ранящейся в нем информации.

Описываемое ЗУ отличается от известного тем, что оно содержит сумматор, первый и второй входы которого подключены к дополн ITåëьному выходу блока оснoBны. регистров и входной шине устройства соответственно, а выходы вЂ” ко,входам первой схемы

«ИЛИ» и одному из входов введенной в устройство схемы «Запрет». Другой вход последней подсоединен к выходу первой схемы

«ИЛИ» н одному входу второй схемы «ИЛИ», выход вЂ” к другому входу второй схемы

«ИЛИ», к дополнительному входу коммутатора и третьему входу сумматора. Выход второй схемы «ИЛИ» подключен к четвертому входу сумматора н дополнительному входу блока основных регистров. Вторые выходы коммутатора подключены ко входам введенного в устройство блока буферных регистров, выходы которого соединены со входами блока основных регистров.

Функциональная схема предложенного ЗУ приведена на чертеже.

ЗУ содержит блок основных регистров 1. блок буферных регистров 2, входной регистр 8, олок сравнения адресов 4, коммутатор 5 и выходной регистр 6.

Каждый регистр, являющийся регистром параллельного действия, содержит ячейку управления перезаписью 7, ячейку маркера наличия слова 8, адресную группу разрядов 9 и значащую группу разрядов 10.

В состав блока сравнения адресов входят сумматор 11, первая схема «ИЛИ» 12, схема

«Запрет» 18 и вторая схема «ИЛИ» 14.

Выходы входного регистра 3 подключены ко входам блока основных регистров 1 и к выходам блока буферных регистров 2.

Первый вход 15 сумматора 11 подсоединен к дополнительному выходу lб блока основных регистров 1, второй вход 17 вЂ” ко входной шине 18, третий вход 19 вЂ” к выходу схемы «Запрет» l l, одному входу схемы

«ИЛИ» 14 и дополнительному входу 20 коммутатора 5. четвертый вход 21 вЂ” к выходу схемы «ИЛИ» 14 и дополнительному входу 22 блока основных регистров 1. Выходы сумматора 11 подключены ко входам схемы «ИЛИ»

12 и одному из входов схемы «Запрет» 18, другой вход которой подсоединен к выходу схемы «ИЛИ» 12 и другому входу схемы

«ИЛИ» 14. Первые выходы 28 коммутатора 5 подключены к выходному регистру б, вторые выходы 24 вЂ” ко входам блока буферных регистров 2.

Описанное устройство работает следующим образом.

В исходном положенил информация в ЗУ отсутствует. Выход основной группы регистров 1 через коммутатор 5 или напрямую подключен ко входу блока буферных регистров 2. Выходной регистр б отключен. Ввод информации осуществляется через входной регистр 8. При этом первое слово, достигнув последнего регистра блока 1, задерживается в нем, так как .на ячейку управления перезаписью 7 этого регистра не поступает управляющий сигнал с блока сравнения адресов 4. Одновременно с записью слова в последний регистр его адресная часть за пи сывается в сумматор 11 по входу 15.

Ввод информации производится до заполнения блока основных регистров 1. .При выборке информации адрес искомого числа поступает в сумматор 11 по входу 17 с

Bþä0îé шины 18 устройства и записывается в нем дополнительным кодом.

Если сравниваемые адреса равны, то с м) 1 ма кодов составляет единицу в разряде, следующем за самым старшим из возможных разрядов кода. Этот сигнал через схему «Запрет» ,18 поступает на дополнительный вход 20 коммутатора 5. Коммутатор подключает (или переключает) выходные цепи блока основных регистров 1 к выходному регистру б. Одновременно этот же сигнал с выхода схемы 18 поступает на третий вход 19 сумматора 11 для сброса адреса искомого числа напрямую, а через вторую схему «ИЛИ» 14 вЂ” на четвертый вход 21 сумматора ll для сброса адреса проверенного слова и на дополнительный вход

22 блока основных регистров 1 для запуска его последней ячейки управления перезаписью

7. Искомое слово через коммутатор поступает в выходной регистр б (или в выходной регистр б и блок буферных регистров 2). В сумматоре сбрасываются адреса искомого и найденного слова и результат сложения.

В освободившийся последний регистр блока 1 записывается очередное слово, а его a„"рес, кроме того, записывается в сумматор 1!.

Если проверенное слово сохраняется в ЗУ, то, пройдя блок буферных регистров 2, оно заппсывается в освободившийся первый регистр блока 1.

Если сравниваемые адреса не равны, то в значащих разрядах их кодов сумма не равна нулю. Свидетельствующие об этом импульсы через первую схему «ИЛИ» 12 поступают на схему «Запрет» 18, а через вторую схему

«ИЛИ» 14 на вход ячейки управления перезаписью 7 и на четвертый вход 21 сумматора

11. Проверенное слово через коммутатор 5 If блок буферных регистров 2 поступает на вход блока основных регистров 1. Его место занимает очередное слово,,и процесс повторяется до тех пор, пока не будет найдено требуемое слово.,Предмет изобретения

Запоминающее устройство, содержащее входной регистр, выходы которого подключены ко входам блока основных регистров, соединенных поразрядно, коммутатор, входы которого подсоединены к .выходам блока основных регистров, а первые выходы вЂ”;к выходному регистру, схемы «ИЛИ», отличающееся тем, что, с целью расширения области применения, оно содержит сумматор, первый и второй входы которого подключены к дополнительному выходу блока основных регистроз и входной шине устройства соответственно, а выходы вЂ” ко входам первой схемы «ИЛИ» и одному из входов введенной в устройство схемы «Запрет», другой вход которой подсоедпнен к выходу первой схемы «ИЛИ» и одному входу второй схемы «ИЛИ», выход вЂ” к другому в оду второй схемы «ИЛИ», к дополнительному входу коммутатора и третьему входу сумматора; выход, второй схемы «ИЛИ» подключен к четвертому входу сумматора и дополнительному входу блока основных регистров; а вторые выходы коммутатора подключены ко входам введенного в устройство блока буферных регистров, выходы которого соединены со входами блока основных регистров.

427389

Составитель В. Рудаков

Техред Е. Борисова

Корректор В. Гутман

Редактор Л. Утехина

Тип, Харьк, фил. пред. «Патент»

Заказ 1661/515 13д. Ко 813 Тираж 591 Подписное

11НИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Я-35, Раушская наб., д. 4/5

Похожие патенты:

Устройство сдвига // 427388

Сдвигающий регистр // 427387

Накопитель информации // 427377

Регистр // 424321

Сдвигающий регистр // 424234

Устройство для сдвига информации // 423176

Резервированный сдвиговый регистр1изобретение относится к логическим устройствам, применяемым в вычислительной технике и автоматике, в частности к сдвиговым регистрам, имеющим повышенную надежность.известны резервированные сдвиговые регистры, состоящие из трех идентичных каналов, содержащих элементарные ячейки, число которых в каждом канале равно разрядности регистра, связанные между собой на уровне отдельных разрядов по известному принципу связи «всех со всеми».однако в таких регистрах исправление ошибок проводится на уровне отдельных разрядов регистра и оказывается недостаточно эффективным.с целью увеличения быстродействия и надежности устройства в предложенном регистре в качестве элементарных ячеек использованы элементы, совмещающие функции исправления входных одиночных ощибок любого типа, запоминания и задержки. каждая ячейка содержит трехпороговый и однопороговый логические элементы, имеющие общий входной диодно-резисторный линейный сумматор, выходы которых объединены, через схему «и» соединены с двумя управляющими входами ячейки и подключены к двум входам линейного сумматора.на фиг. 1 дана структурная схема резервированного сдвигового регистра; на фиг. 2 — принципиальная схема элементарной ячейки.резервированный сдвиговый регистр содержит три канала. первый канал включает ячейки 1 и 2, второй — ячейки 3 и 4, третий — ячейки 5 и 6. первый, второй и третий каналы 5 содержат по три управляющие щины 7—9, 10—12 и 13—15 соответственно. на шины первого, второго и третьего каналов соответственно подаются управляющие сигналы л№, 5 // 423175

Изобретение относится к логическим устройствам, применяемым в вычислительной технике и автоматике, в частности к сдвиговым регистрам, имеющим повышенную надежность.Известны резервированные сдвиговые регистры, состоящие из трех идентичных каналов, содержащих элементарные ячейки, число которых в каждом канале равно разрядности регистра, связанные между собой на уровне отдельных разрядов по известному принципу связи «всех со всеми».Однако в таких регистрах исправление ошибок проводится на уровне отдельных разрядов регистра и оказывается недостаточно эффективным.С целью увеличения быстродействия и надежности устройства в предложенном регистре в качестве элементарных ячеек использованы элементы, совмещающие функции исправления входных одиночных ощибок любого типа, запоминания и задержки

Патент 418902 // 418902

Патент 417910 // 417910

Патент 417845 // 417845

Регистр памяти // 2106698

Изобретение относится к вычислительной технике и может быть использовано в различных цифровых устройствах, работающих в условиях воздействия помех

Регистр сдвига // 2110099

Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и систем управления, работающих в условиях воздействия помех

Сдвиговый регистр // 2116678

Изобретение относится к сдвиговым регистрам, включающим в себя множество каскадированных ступеней, каждая из которых имеет входной вывод и выходной вывод

Регистр сдвига // 2143140

Изобретение относится к вычислительной технике и может быть использовано при построении универсальных и специализированных управляющих устройств, а также в устройствах диагностирования

Регистр сдвига // 2186428

Изобретение относится к области вычислительной техники и может быть использовано при построении универсальных и специализированных управляющих устройств и устройств диагностирования

Устройство обращения циклического сдвига и обращенного перемежения данных // 2189629

Изобретение относится к устройству обращения циклического сдвига и/или обращенного перемежения данных

Элемент памяти с механизмом управления энергией // 2214009

Изобретение относится к программируемому материалу памяти и к ячейке памяти, содержащей указанный материал памяти, в частности к тонкопленочной ячейке памяти

Регистр сдвига // 2219597

Изобретение относится к вычислительной технике и может быть использовано при построении универсальных и специализированных автоматических управляющих устройств, а также в устройствах диагностирования

Регистр сдвига // 2247433

Изобретение относится к области вычислительной техники и может быть использовано при построении универсальных и специализированных управляющих устройств, а также в устройствах диагностирования

Реверсивный регистр сдвига власова // 2309536

Изобретение относится к цифровой вычислительной технике и может быть использовано в процессорах ЭВМ и в устройствах цифровой автоматики