Цифровой интегратор с контролем
ОП ИСАНИ
Союз Советских
Социалистических
Реслу6лик
ИЗОБРЕТЕН ИЯ по 42733!
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Зависимое от авт, свидетельства— (22) Заявлено 23.08.72 (21) 1821094/18-24 (51) М. Кл. G 06f 1/02
G 061 11/00 с присоединением заявки №вЂ” государственный комитет
Совета Министров СССР по делам изобретений и открытий (32) Приоритет—
Опубликовано 05.05.74. Бюллетень ¹ 17
Дата опубликования описания 07.02.75 (53) УДК 681.323.64 (088.8) (72) Авторы изобретения
И. T. Абрамсон, В. М. Розенгауз и А. М. Глазов (71) Заявитель (54) ЦИФРОВОЙ ИНТЕГРАТОР С КОНТРОЛЕМ
Изобретение относится к области вычислительной техники и может быть реализовано при разработке цифровых интеграторов повышенной надежности.
Известен цифровой интегратор с контролем, содержащий реверсивный счетчик, выходы которого через схемы «И» переписи подключены к входам регистра, и блок контроля.
Недостатком известного устройства является необходимость прерывания на время контроля процесса интегрирования.
С целью обеспечения оперативности контроля в предлагаемом цифровом интеграторе блок контроля содержит схемы разнозначности, схемы «И», схему «ИЛИ» и схему запрета. При этом первые входы схем равнозначности соединены с выходами реверсивного счетчика, вторые входы — с выходами регистра. Прямые, выходы схем равнозначности каждого, разряда соединены с первыми входами соответствующих схем «И», инверсные выходы схем равнозначности каждого разряда — со вторыми входами схем «И» соседних младших разрядов соответственно. Выходы всех схем «И» соединены со схемой «ИЛИ», выход которой подключен к схеме запрета, второй вход которой соединен с шиной перелиси.
Контроль работы интегратора основан на том, что сбой,в любом из разрядов реверсивного счетчика или регистра не изменяет код соседнего младшего разряда, в то время как при исправной работе интегратора изменение кода в любом из разрядов происходит одновременно с изменением кода в соседнем младшем,р азряде.
На чертеже представлена функциональная схема предлагаемого устройства.
Устройство содержит .реверсивный счетчик
1П 1, регистр 2, схемы «И»,переписи 8 и схему
4 контроля, состоящую из схем равнозначности 5, схем «И» б, схемы «ИЛИ» 7 и схемы
8 запрета. На вход счетчика / поступают импульсы, при этом в счетчике накапливается текущее значение интеграла. Это значение периодически импульса ми переписи записывается в регистр 2. Период, переписи, выбран таким образом, что за это время величина .интеграла
20 в счетчике изменяется не более, чем на еди,ницу.
Разрядные выходы счетчика 1 и регистра
2 подключены к схеме контроля 4. Схемы 5 равнозначности поразрядно сравнивают выходы счетчика 1 и регистр 2,,вырабатывая для каждого разряда сигнал равнозначности (неравнозначности). При сбоях в любых разря,дах, кроме младшего, совпадает сигнал равнозначности в каком-либо из разрядов с сиг,налом неравноз начности в ближайшем старфДф «
427331
Предмет изобретения
6,о лись
8 blÕ 7Ð
ua ал сйю
Составитель В. Розенгауз
Техред А. Камышникова
Редактор Л. Утехина
Корректор В. Гутман
Заказ 1736/466 Изд. № 795 Тираж 624 Подписное
ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий
Москва, 5К-35, Раушская наб., д. 4/5
Тнп. Харьк. фил. пред. «Патент» шем разряде. Совпадение этих сигналов выя вляется схемами «И» б. Сигнал сбоя со схем
«Н» б поступают через схему «ИЛИ» 7 на вход схемы 8 запрета. Схема 8 запрета служит для запрета выработки сигналов сбоя во время переходных процессов при переписи кода из счетчика 1 в,регистр 2.
Цифровой интегратор с контролем, содержащий,реввр сивный счетчик, выходы которого через схемы «И» переписи подключены к входам регистра, и блок контроля, отличаюи4ийся тем, что, с целью обеапечения оперативности контроля блок контроля содержит схемы равнозначности, схемы «И», схему
«ИЛИ» и схему запрета, причем первые входы схем равнозначности соединены с,выходами реверсивного счетчика, вторые входы— с выходами регистра; прямые выходы схем равнозначности каждого разряда соединены с первыми входами соответствующих схем
«И», инверсные выходы схем равнозначности
10 каждого разряда соответственно — со вторыми .входами схем «И» соседних младших разрядов; выходы всех схем «И» соединены со схемой «ИЛИ», выход которой подключен к схеме запрета, второй вход которой соединен с шиной переписи.
