Устройство определения конца блока циклического

О П И С А Н И Е 407428

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено 29.Х.1971 (№ 1709618/26-9) с присоединением заявки №

Приоритет

Опубликовано 21,Х1.1973. Б1оллстснь ¹ 46

Дата опубликования описа1шя 28.111.1974

Государственный комитет

Совета Министров СССР по деяам изобретении и открытий

Авторы изобретения О. Ф. Дмитриев, Ю. И. Лосев, В. Б. Слепаков и Б. М. Смоляницкий

Заявитель

УСТРОЙСТВО ОПРЕДЕЛЕНИЯ КОНЦА БЛОКА ЦИКЛИЧЕСКОГО

КОДА (Х) — а Хп — 1+ а Хп — 2+ + а Хп — — 1

+... +ап 2Х+ап 1

+... + а, 2Хп — 2+ а, 1Хп —

Изобретение относится к области электросвязи и может быть использовано при конструировании устройств циклового фазирования в системах передачи данных (СПД), использу1ощих полные или укороченные циклические коды.

Известны устройства определения конца блока циклического кода, реализующие параллельный способ синхронизации с помошью специальных служебных комбинаций и последовательный и параллельный способы синхронизации по информационным комбинациям.

Недостатком устройств, реализующих параллельный способ, является необходимость введения специальной служебной комбинации и, соответственно, наличие датчика ее в передатчике и дешифратора в приемнике. Недостатком устройств, реализующих последовательный и параллельный способы, является то, что проверка окончания блока кода выполняется только после приема очередной комбинации, т. е. один раз за время поступления кодовой комбинации, что значительно увеличивает время поиска конца блока кода по сравнению с параллельным способом, при котором проверка конца блока выполняется с каждым принимаемым разрядом.

С целью уменьшения времени определения конца блока циклического кода в предлагаемом устройстве выход последней ячейки памяти приемного регистра подключен к одному из входов соответствующих сумматоров по модулю 2 сдвигающего регистра с обратными связями, к другим входам которых подключены выходы соответствующих ячеек памяти того же сдвигающего регистра, Поступающая в декодирующее устройство

n — разрядная комбинация может быть описана одним из двух выражений

10 или

F (х) =- а, + ах + а,х +... + а,х1 +

23 Если F(x) — кодовая комбинация, то остаток R(x) от деления ее на образующий многочлен o (x) равен нулю.

Если R(x) 0, то проверяется следующая и-разрядная комбинация F (õ), образованная

25 из предыдущей стиранием первого разряда слева и добавлением справа вновь принятого разряда. При этом новый остаток R (õ) можно получить из предыдущего остатка.

Для комбинации, описываемой выражением

30 (1), смещение начала комбинации в сторону

407428 а,х — для выражения

55 ки памяти приемного регистра подключен аю равнозначно умножению ее на х, поэтому

R (õ) равен разности остатка от деления

R (х) х -+- а„ д (x) где а „-: — вновь принятый разряд и„остатка от деленияи аюх

r (х) где аюх" — стираемый разряд.

Для комбинации, описываемой выражением (II), смещение начала комбинации в сторону аю равнозначно делению ее на х, поэтому

R (õ) равен разности остатка от деления

+ и — 1

+ а,х у (х) где а„х" †" — вновь принятый разряд и остатка от деления

Qp хд (х) где аю — стираемый разряд.

Так как для циклического кода всегда х"=1 по mod g (õ), то — 1 и — 1 аюх — аюх а (х) - : - а (х)

При использовании кода, укороченного на -разрядов, первыми слева разрядами, стираемыми при приеме очередного разряда, буд|ут а,х" — — — для выражения (1) -Поэтому вычитаемые в разности, образующей R (õ);"соответственно получаются

r (х) r (х)

На, фиг...1 и 2 показаны в общем виде схемы устройств для определения конца блока двоичного циклического кода; на фиг. 3 и 4— общий вид схемы устройства для определения конца блока полного (7; 4) кода (фиг. З,а и

4,а), имеющего образующий многочлен

g(x) =хз+х+1, и кодов, полученных укорочением его на один (фиг. З,б и 4,б) и два (фиг. З,в и 4,в) разряда.

Схемы йа фиг. 1 и 3 предназначены для комбинаций,. описываемых выражением (I), а схемы на фиг. 2 и 4 — для комбинаций, описываемых выражением (II) .

Входная шина 1 соединена с приемным регистром 2 и сдвигающим регистром 3 с обратными связями (СРОС). Приемный регистр

2 состоит из ячеек 4 памяти, число которых равно длине блока кода. Регистр 3 состоит

4 из последовательно соединенных ячеек 5 па: мяти, по числу проверочных разрядов"кода, и сумматоров" 6 по мбдулю 2. Количество сумматоров 6 зависит от числа обратных связей 7 в регистре 3-, определяемого образующим мпогочленом, и числа связей 8 выходной ячейки 4 регистра 2 с ячейками 5 памяти регистра 3, определяемого количеством единиц в остатке от деления стираемого разряда на образующий многочлен. Входы всех ячеек 5 памяти соединены со входами сборки 9, выход которой подключен ко входу инвертора 10.

Работа устройства происходит следующим образом. .Очередной разряд поступает. в регистры. 2 и 3. В этом такте в регистре 3 производится сдвиг хранящегося в ячейках 5 памяти остатка от деления комбйнации, находящейся в ячейках 4 памяти. приемного . регистра.. 2да=. бавлепие в регистр 3 принятого разряда и деление (за счет обратных связей 7) на образу-. ющий многочлеп.. В этом же такте в прием-. ном регистре 2 производится сдвиг, стирание первого слева разряда и вычитание из регистра 3 (за счет связей 8) остатка от деления стираемого разряда, имеющего- -в -двоичном— коде значение «О» или «1», па образующий многочлен.

Таким. образом,,в регистре 3 находится остаток от деления нового содержимого приемного регистра 2 на образующий многочлен.

На выходе инвертора 10 сигнал появляется только при нулевом содержимом ячеек 5 памяти регистра 3, т. е. когда в приемном регистре 2 находится кодовая комбинация.

Предмет изобретения

Устройство определения конца блока циклического кода, содержащее приемный регистр, состоящий из последовательно соединенных ячеек памяти по числу разрядов кода, при этом вход приемного регистра подключен ко входу сдвигающего регистра с обратными связями, состоящего из последовательно соединенных сумматоров по модулю 2 и ячеек памяти по числу проверочных разрядов кода, причем входы ячеек памяти сдвигающего регистра с обратными связями через схему «ИЛИ» (сборку) подключены ко входу инвертора, отлича ощееся тем, что, с целью уменьшения времени определения конца блока циклического кода, выход последней ячейк одному из входов соответствующих сумматоров по модулю 2 сдвигающего регистра с обратными связями, к другим входам которых подключены выходы соответствующих ячеек памяти того же сдвигающего регистра.

407428 цг.Фа иг., Составитель 3, Рапопорт

Техред Л. Богданова

Корректор Л. Орлова

Редактор А. Морозова

Типография, пр. Сапунова, 2

Заказ 661/15 Изд. ¹ 2006 Тираж 678 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., д. 4/5