Устройство для ввода и хранения данных для аналоговых вычислителей

О Л И СА Н И Е

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

378870

Союз Советских

Социалистических

Реслублик, ФФ" Яр

Зависимое от авт. свидетельства №

Заявлено 21.VI.1971 (№ 1671762118-24) с присоединением заявки №

Приоритет

Опубликовано 181У.1973. Бюллетень № 19

Дата опубликования описания 12ХН.1973

М. Кл. G 06g 7, 04

G 11c 27/00

Комитет ло делам изобретений и открытий лри Совете Министров

СССР

УДК 681.327,2(088.8) Автор изобретения

Ю. Я. Любарский

В сесоюзный научно-исследовательский институт электроэнергетики

Заявитель

УСТРОЙСТВО ДЛЯ ВВОДА И ХРАНЕНИЯ ДАННЫХ

ДЛЯ АНАЛОГОВЫХ ВЫЧИСЛИТЕЛЕЙ

Изобретение относится к вычислительной технике.

Известны устройства для ввода и хранения данных для аналоговых вычислителей, содержащие цифровой запоминающий блок с циклической выборкой, адресный блок, выходные операционные усилители-сумматоры и матричную запоминающую схему.

Предлагаемое устройство отличается от известных тем, что в нем выходы цифрового запоминающего блока соединены с разрядными входами матричной запоминающей схемы, рабочие входы ячеек каждого столбца матрицы соединены с соответствующими выходами источников аналоговых сигналов, первые адресные входы ячеек каждого столбца матрицы подключены к соответствующи м выходам первой группы выходов адресного блока, вторая группа выходов которого соединена со вторыми адресными входами ячеек каждой строки матрицы, а выходы матричной запоминающей схемы соединены со входами соответствующих операционных усилителей-сумматоров.

Это позволяет увеличить скорость ввода и объема хранения данных.

Кроме того, в устройстве ячейки матричной запоминающей схемы могут быть выполнены па диодах, диодных ключах, трансформаторе, конденсаторах и весовых резисторах, причем адресные входы ячеек соединены с выводами первичной обмотки трансформатора: первый непосредственно, а второй — через диод, включенный в прямом направлении, разряд5 ные входы матричной запоминающей схемы подключены к одним из выводов вторичных обмоток трансформатора, другие выводы которых соединены через соответствующий диод, включенный в обратном направлении, 10 с конденсатором и последовательно соединенными диодными ключами, причем выходы последних соединены с соответствующим выходом матричной запоминающей схемы, а аноды диодных ключей каждой ячейки соеди15 иены через весовые резисторы с соответствующим рабочим входом матричной запоминающей схемы.

На фиг. 1 изображена блок-схема предлагаемого устройства; на фиг. 2 — схема нако20 пительной ячейки.

Устройство содержит цифровой запоминающий блок 1 с циклической выборкой, трансформ торный адресный блок 2, выходные операционные усилители-сумматоры 8 и мат25 ричную запоминающую схему 4 на ячейках

5, содержащих диоды б, диодные ключи 7, 8, трансформатор 9, конденсаторы 10 и весовые резисторы.

Исходные данные записываются в цифро30 вой запоминающий блок 1 с циклической выЬоркой, из которого затем эти данные циклически вводятся в накопительные ячейки 5 матричной запоминающей схемы 4. В накопительных ячейках 5 коды коэффициентов преобразуются в аналоговую форму — ток (с помощью диодных ключей 7, 6 и весовых резисторов), а сигналы с аналоговых выходов накопительных ячеек 5, составляющих строку матрицы, суммируются операционными усилителями-сумматорами 8.

В каждый цикл работы устройства из цифрового запоминающего блока 1 считываются коды. Разряды кода подаются на все ячейки матричной запоминающей схемы 4, но трансформаторный адресный блок 2 работает так, что при вводе каждого коэффициента положительный уровень напряжения появляется только на одной из его шин, а отрицательный уровень — на другой шине. При этом обтекается током только одна первичная обмотка, так как открывается диод б, и во вторичных обмотках образуется э.д.с.

Если в некотором двоичном разряде кода коэффициента должен быть нуль, то этому соответствует нулевой потенциал в соответствующем разряде, считанный из цифрового запоминающего блока 1. Если же в этом разряде должна быть единица, то этот потенциал положителен.

При записи «1» диод б открыт, и конденсатор 10 заряжается. В дальнейшем (пока вводятся другие коэффициенты) тока в первичной обмотке трансформатора 9 нет, диод б закрыт, и конденсатор 10 разряжается через открытый диодный ключ 7 и весовой резистор на неотрицательное напряжение.

Диодный ключ 8 при этом закрыт, так как на аноде у него отрицательный потенциал, а на катоде — нулевой. Постоянная времени цепи разряда и уровень заряда конденсатора должны выбираться из такого условия, чтобы к концу цикла между двумя вводами одного и того же коэффициента на конденсаторе оставался отрицательный потенциал, достаточный для запирания диодного ключа 8.

При записи «О» потенциал анода диода б положителен, и диод б закрыт. Если конденсатор 10 был ранее заряжен отрицательным потенциалом, то через несколько циклов он разрядится полностью, диодный ключ 7 закроется. Тогда положительный уровень сигнала через весовой резистор и открытый диодный ключ 8 поступает на вход усилителя. Диодные ключи 7, 8 и весовые резисторы образуют, таким образом, цифро-аналоговый преобразователь, причем преобразу.емый код хранится на запоминающих конденсаторах («0» — отрицательный уровень, «1»вЂ” нулевой).

Несколько коэффициентов суммируются на входе одного выходного операционного усилителя-сумматора 8. Чтобы обеспечить достаточную точность диодных ключей, необходимо, чтобы аналоговые переменные изменялись не от нуля, а от некоторого уровня хо) О.

Сумма всех этих уровней должна быть вычтена из суммы коэффициентов на входе каждого выходного операционного усилителясумматора 4. Для такой компенсации используются накопительные ячейки 5, на которые вместо переменной подается постоянное отрицательное напряжение.

Предмет изобретения

1. Устройство для ввода и хранения данных для аналоговых вычислителей, содержащее цифровой запоминающий блок с циклической выборкой, адресный блок, выходные операционные усилители-сумматоры и матричную запоминающую схему, отличающееся тем, что, с целью увеличения скорости ввода и объема хранения данных, в нем выходы цифрового запоминающего блока соединены с разрядными входами матричной запоминающей схемы, рабочие входы ячеек каждого столбца матрицы соединены с соответствующими выходами источников аналоговых сигналов, первые адресные входы ячеек каждого столбца матрицы подключены к соответствующим выходам первой группы выходов адресного блока, вторая группа выходов которого соединена со вторыми адресными входами ячеек каждой строки матрицы, а выходы матричной запоминающей схемы соединены со входами соответствующих операционных усилителей-сумматоров.

2. Устройство по п. 1, отличающееся тем, что ячейки матричной запоминающей схемы выполнены на диодах, диодных ключах, трансформаторе, конденсаторах и весовых резисторах, причем адресные входы ячеек соединены с выводами первичной обмотки трансформатора: первый непосредственно, а второй — через диод, включенный в прямом направлении, разрядные входы матричной запоминающей схемы подключены к одним из выводов вторичных обмоток трансформаторов, другие выводы которых соединены через соответствующий диод, включенный в обратном направлении, с конденсатором и последовательно соединенными диодными ключами, причем выходы последних соединены с соответствующим выходом матричной запоминающей схемы, а аноды диодных ключей каждой ячейки соединены через весовые резисторы с соответствующим рабочим входом матричной запоминающей схемы.

378870 фиг. 1

Фиг. 2

Составитель Ю. Козлой

Редактор 3. Твердохлебова Техред Л. Богданова Корректор С. Сатагулова

Заказ 1883/11 Изд. № 436 Тираж 647 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, 7К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2