Ступенчато-линейный экстранолятор

3706ll

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Сооетских

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено 03.1I.1971 (№ 1631088/18-24) с присоединением заявки №

Приоритет

Опубликовано 1511.1973. Бюллетень № 11

Дата опубликования описания 24.IV.1973.Ч. Кл. G 06f 15/34

Номитет по делам ивобретеиий и открытий при Совете Министров

СССР

1ЖЯ-К 681.3 053 (088.8) г.- =- . - : ::. Заряд т

- - ля

Авторы изобретения

П. М. Чеголин, Г. И. Алексеев и А. Г, Ярусов

Заявитель

Институт технической кибернетики АН Белорусской ССР

СТУП EHЧАТО-Л ИН ЕЙ НЫЙ ЭКСТРАПОЛЯТОР

Изобретение может найти применение в области автоматики и вычислительной техники для ступенчато-линейной экстраполяции функций, задаваемых параллельными кодами ординат, следующими через равные промежутки изменения аргумента, с представлением результата экстраполяции в аналоговом виде.

Известен экстраполятор дискретного действия, содержащий блок управления, преобразователь, сдвигающий регистр, блок весовых коэффициентов, схему формирования адреса, запоминающее устройство и сумматор. Однако известный экстраполятор характерен сложной схемой, вызванной наличием блока управления, блока весовых коэффициентов, схемы формирования адреса, запоминающего устройства и сумматора, являющихся цифровыми элементами.

В случае получения результата экстраполяции в аналоговом виде необходим дополнительно цифро-аналоговый преобразователь на выходе этого устройства.

Устройство имеет малое быстродействие, определяемое, например, тем, что операции умножения дискретных значений экстраполируемой функции на весовые коэффициенты являются операциями многотактными, требующими значительного времени.

Для повышения быстродействия, надежности, точности работы и расширения функциональных возможностей в предлагаемом устройстве применены дополнительно введенные цифро-аналоговый преобразователь, цифроаналоговое множительное устройство с двумя аналоговыми входами и триггерный регистр.

Инверсный выход дополнительной ячейки памяти использован взамен основного. Достижение цели в предлагаемом изобретении обе1О спечивается также соответствующими связями между элементами и узлами устройства.

На чертеже представлена блок-схема предлагаемого ступенчато-линейного экстраполятора. Она состоит из основной ячейки памяти

15 1, дополнительной ячейки памяти 2, регистра

8, цифро-аналогового множительного устройства 4, цифро-аналогового преобразователя 5, масштабных резисторов б и 7 и линии задержки 8. Цифрами 9 и 10 соответственно обозна20 чены цифровой выход ячейки памяти 1 и цифровой вход цифро-аналогового множительного устройства 4.

Цифрами 11 и 12 обозначены аналоговые входы цифро-аналогового множительного уст2s ройства 4, а цифрами И, 14, 15 и 15 соответственно обозначены вход кода ординат экстраполируемой функции, вход кода упрежденного значения аргумента, вход импульса конца очередного интервала экстраполяции и вы370611

15

25

40 (VI) 55

65 уi+i = 2у; — уi i ход устройства, на котором получаются в виде аналогового напряжения значения экстраполируемой функции.

Основная ячейка памяти 1 состоит из приемного триггерного регистра и последовательно с ним связанного цифро-аналогового преобразователя. Цифро-аналоговый преобразователь подключен к единичным выходам триггеров этого триггерного регистра (выход 9).

Ячейка памяти предназначена для приема кода ординат экстраполируемой функции, выработки аналогового напряжения, пропорционального этому коду, передачи с выхода 9 в ячейку памяти 2 кода предыдущей ординаты экстраполируемой функции и управления цифро-аналоговым преобразователем б. Своим входом ячейка памяти соединена с входом 18„ входом установки в нулевое состояние (установочным входом) связано с выходом линии задержки 8, цифровым выходом 9 подключена к входу цифро-аналогового преобразователя и к входу дополнительной ячейки памяти 2.

Аналоговый выход ячейки памяти 1 через масштабный резистор 7 подключен к аналоговому входу 11 цифро-аналогового множительного устройства 4.

Дополнительная ячейка памяти 2 предназначена для приема кода, поступающего с выхода .9 ячейки 1, и выработки напряжения, пропорционального инверсному значению этого кода. По схеме эта ячейка аналогична ячейке 1 за исключением того, что для получения инверсного значения выходного напряжения ее цифро-аналоговый преобразователь подключен звеньями к нулевым выходам соответствующих триггеров ее регистра.

Регистр 8 предназначен для приема кода упрежденного значения аргумента и управления цифро-аналоговым множительным устройством 4. Вход регистра соединен с клеммой

14, а выход 10 подключеп к цифровому входу цифро-аналогового множительного устройства 4.

Цифро-аналоговое множительное устройство 4 предназначено для преобразования кода, содержащегося в регистре 8, в аналоговое напряжение, пропорциональное этому коду с учетом напряжений, поступающих на аналоговые входы 11 и 12.

Цифро-аналоговый преобразователь 5 предназначен для преобразования кода, содержащегося в регистре ячейки памяти 1, в аналоговое напряжение, пропорциональное этому коду.

Линия задержки 8 предназначена для задержки импульса конца интервала экстраполяции на время, определяемое переходными процессами в ячейке памяти 2 при установке регистра последней в нулевое состояние.

Упрежденное значение функции, соответствующее упрежденному значению аргумента, определяется как

Устройство, представленное на чертеже, на произвольном интервале экстраполяции работает следующим образом.

В исходном состоянии в регистрах ячеек памяти 1 и 2 соответственно установлены коды -й и (< — 1)-й ординат экстраполируемой функции.

В режиме холостого хода (при отключенных нагрузках) на выходах ячейки памяти 1 и цифро-аналогового преобразователя 5 имеются напряжения U;, а на выходе ячейки памяти 2 — инверсное напряжение U„-<, соответствующие упомянутым кодам.

В рабочем режиме от воздействия напряжений U; — U;-i, с учетом величин масштабных резисторов 9 и 10 напряжения на входах l l и 12

U <

U» ; U„= (ц)

4 2

Если в регистре 8 содержится число Ж,=

=2> — 1, что соответствует конечному значению интервала экстраполяции, то все триггеры этого регистра установлены в единичное состояние и напряжение на выходе 1б будет равно

bU ";1) рi + 1<< E 1) + U»ò (Ill) %и г — »

Здесь ЛУ<;,; ц=

2Р— напряжение, равное цене младшего разряда цифро-аналогового преобразователя 7. Второе слагаемое в правой части формулы (3) — величина напряжения, также равная цене младшего разряда преобразователя 7. С учетом величины ЛУ<,,<+0 формула (3) имеет вид (IV)

Если в регистр 8 занесено число Nx 0, что соответствует начальному участку интервала экстраполяции, то все триггеры регистра 8 установлены в нулевое состояние и напряжение на выходе устройства равно 1вых, — У» + AU I y I) При любых других значениях чисел, находящихся в регистре 8 (т. е. при 0

Таким образом, экстраполированное напряжение на выходе 16 с изменением аргумента изменяется по такому же закону, что и функция, соответствующая принятому уравнению экстраполяции.

При дискретном изменении аргумента N< выходное напряжение изменяется ступенчато.

В частном случае, когда _#_Ä «а интервале экстраполяции монотонно возрастает или монотонно убывает, выходное напряжение изменяется по ступенчато-линейному закону, а его

37061ll

Составитель В. Жовинскнй

Техред Г. Дворина " Корректоры: Н. Луковцева и В. Петрова

Редактор Е. Гончар

Заказ 1011/4 Изд. № 275 Тираж 647 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, K-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2 осциллограмма на этом интервале имеет вид ступенчатой прямой.

Переход к следующему интервалу экстраполяции осуществляется подачей импульса конца очередного интервала экстраполяции на вход 15. При этом регистр ячейки памяти 2 устанавливается в нулевое состояние. В нулевое состояние спустя время, определяемое линией задержки 8 устанавливается регистр ячейки памяти 1, а код i-й ординаты при установке этого регистра в нулевое состояние заносится в регистр ячейки памяти 2.

По окончании переходных процессов в регистре ячейки памяти 1 в него заносится код следующей (1+1) -й ординаты экстраполированной функции.

Напряжения на входах 11 и 12 цифро-аналогового преобразователя 7 будут соответствовать напряжениям, определяемым равенствами (2) с увеличенными на единицу индексами в правой части, а напряжения на выходе

16 экстраполятора для следующего интервала определяется с учетом сделанного замечания по формуле (6).

Работа экстраполятора при заполнении регистра 3 на любом интервале экстраполяции аналогична описанной.

Таким образом, предлагаемый экстраполятор осуществляет ступенчато-линейную экстраполяцию функций, задаваемых кодами ординат, следующими через равные промежутки изменения аргумента. Результат экстраполяции получается в аналоговой форме.

Экстраполятор имеет высокое быстродействие, так как все операции в пределах интервала экстраполяции осуществляются за один такт работы регистра 8. В этом случае быстродействие определяется частотными свойствами триггеров регистра 8.

При переходе от одного интервала экстраполяции к другому быстродействие определяется суммарным временем, необходимым на установку в нулевое состояние регистров ячеек памяти 1 и 2 и последующее занесение кода в регистр ячейки памяти. В этом случае переход осуществляется за три такта, а в случае применения достаточно быстродействующих триггеров в регистрах может осущест10 вляться также с малыми потерями времени.

Предмет изобретения

Ступенчато-линейный экстраполятор, содержащий основную ячейку памяти, соединенную

15 с внешним устройством задания кода ординат экстраполируемой функции, дополнительную ячейку памяти, подключенную установочным входом к источнику импульсов конца очередного интервала экстраполяции, регистр, 20 цифро-аналоговый преобразователь, линию задержки, масштабные резисторы, отличающийся тем, что, с целью повышения быстродействия, он содержит цпфро-аналоговое множительное устройство, цифровой вход которого

25 подключен к выходу регистра, цифровой выход основной ячейки памяти связан со входом цифро-аналогового преобразователя и входом дополнительной ячейки памяти, инверсный выход которой через масштабный резистор сое30 динен с выходом цифро-аналогового преобразователя и аналоговым входом цифро-аналогового множительного устройства, второй аналоговый вход которого через второй масштабный резистор соединен с выходом основной

35 ячейки памяти; установочный вход которой подключен через линию задержки к установочному входу дополнительной ячейки памяти, вход регистра соединен с импульсным входом экстраполятора.