Всесоюзная

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К ПАТЕНТУ

Сааз Ссввтских

Социалистических

Республик

Зависимый от патента N,Ч. 11л. Н 041 7/04

G 11с 15!00

Заявлено 18,11.1970 (№ 1404727/26-9)

Приоритет 18.II.1969, № 2240/69, Швеция

Комитет по делам иаобретений и открытий прн Совете Министров

СССР

УДК 621.394.662.2(088.8) Опубликовано 13.Х11.1972. Бюллетень № 2 за 1973.

Дата опубликования описания 13.11.1973

Авторы изобретения

Иностранцы

Геран Андерс Хенрик Хемдал и Нилс Бертил Леннмаркер (Швеция) Иностранная фирма

«Телефонактиеболагет Л. М. Эрикссон» (Швеция) Заявитель

Q<,т. (т1,г 1.1АД

11.,11-1;: Ф, <. ;,,тиу1а: тИ

БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО l - :-:" ; .: Q -. Я

ДЛЯ УПРАВЛЯЕМОЙ СИСТЕМЪ1 ТЕЛЕСВЯЗИ

Известны буферные запоминающие устройства для управляемой системы телесвязи с записанной программой, содержащие управляющий вычислительный блок, входной и выходной регистры.

Недостаток известных устройств состоит в том, что они имеют усложненное схемное решение применительно к режиму работы с задержкой адресации.

С целью обеспечения работы с задержкой адресации при одновременном упрощении и уменьшения требуемой емкости накопления в предлагаемое устройство включен ряд ячеек памяти, входные цепи которых соединены с регистрирующим счетчиком, генератором синхронизирующих импульсов и входным регистром, а выходные цепи ячеек памяти связаны со считывающим счетчиком и выходным регистром, при этом генератор синхронизирующих импульсов соединен с одними входами первых адресных регистрирующих цепей, друтие входы которых связаны с выходом регистрирующего счетчика, а выход входного регистра связан с одними входами вторых адресных регистрирующих цепей, другие входы которых соединены с выходом регистрирующего счетчика, причем каждая пара адресных регистрирующих цепей связана с соответствующей ячейкой памяти, имеющей на выходе цепь восстановления, другой вход которой связан с выходом считывающего счетчика, вход которого, в свою очередь, соединен через схему «ИЛИ» с генератором синхронизирующих импульсов, причем выходы всех считывающих цепей соединены через соответствующую схему «ИЛИ» с выходным счетчиком и со считывающим счетчиком, На фиг. 1 приведена олок-схема предлагаемого устройства; на фиг. 2 — примеры со10 стояния блоков, входящих в состав устройства, в различные моменты времени.

Устройство включает в себя управляющий вычислительный блок 1 с восемью ячейками памяти 2 — 9, в которых адресная информация

15 может быть зарегистрирована через вентили

«И» 10 — 17 и считана через вентили «И» 18—

25, каждый из которых образует ряд параллельных вентилей. Содержимое ячеек памяти может быть, кроме того, приравнено нулю че20 рез вентили «И» 2б — 88, соединенные с нулевыми входами 84 — 41.

Устройство также включает в себя генератор 42 синхронизирующих,импульсов, генерирующий с определенной тактовой частотой

25 синхронизирующие импульсы, вызывающие шаговое движение регистрирующего счетчика

48 через вентиль «ИЛИ» 44, так что число выходов счетчика 48, соответствующее числу ячеек памяти, последовательно циклически

ЗО приводится в действие и парами открываются

62551

20

3 и

J вентили 10 — 17 и 26 — 88, кроме того, генерирующие синхропизирующие импульсы вызывают шаговое движение считывающего счетчика 45 через вентиль «ИЛИ» 46, в результате чего циклически приводятся в действие выходы считывающего счетчика 45 и открываются вентили «И» 18 — 25. Генератор 42 синхронизирующих импульсов также соединяется с одним входом вентилей «И» 26 — 88, соединенных с нулевыми входами 84 — 41 ячеек памяти 2 — 9, тем самым синхронизирующий импульс устанавливает ячейку памяти, указанную регистрирующим счетчиком 48, в нулевое состояние.

Другой вход вентилей 10 — 17 соединяется с выходом входного регистра 47 через вентиль «И» 48, в результате адресная информация может быть зарегистрирована от регистра в ячейке памяти, указанной регистрирующим счетчиком 48. Эта адресная информ ация состоит из нескольких двоичных чисел, которые передаются через ряд параллельных проводников и вентилей, представленных на фиг. 1 одним вентилем и одним проводником, также соединенным с друп.м входом вентиля

«ИЛИ» 44, и регистрация адресной информации вызывает шаговое перемещение регистрирующего счетчика 48. Выходы вентилей

10 — 17 соединяются с выходным регистром

49 через вентиль.«ИЛИ» 50. В выходном регистре 49 адреса, зарегистрированные от входного регистра, могут быть переданы с определенной задержкой. Выходы вентилей

10 — 17 соединяются с другим входом вентиля «ИЛИ» 46, тем самым считывание адреса вызывает шаговое продвижение считывающего счетчика 45.

После того, как синхронизирующий импульс вызывает шаговое продвижение регистрирующего счетчика 48 и считывающего счетчика 45 в момент времени 10 предполагается, что запоминающее устройство находится в состоянии, показанном на фиг. 2, а. Таким образом, считывающий счетчик 45 указывает ячейку памяти 4, а регистрирующий счетчик

48 — ячейку памяти 7, при этом ячейки памяти 4, 5 и 6 устанавливаются в нулевое положение. В момент времени tð адрес Р, который отличен от нуля, передается от входного регистра 47 и регистрируется в ячейке памяти 7, указанной регистрирующим счетчиком

48. Регистрация вызывает продвижение регистрирующего счетчика 48 на один шаг от вентиля «ИЛИ» 44.

Таким образом, запоминающее устройство переходит в состояние, показанное на фиг. 2, б.

В момент времени t, генерирустс", новый синхронизирующий импульс, в результате чего сначала ячейка памяти 8, указанная регистрирующим счетчиком 48, устанавливается в нулевое положение, затем регистрирующий счетчик 48 и считывающий счетчик 45 продвигаются на шаг вперед, и запоминающее устройство переходит в состояние, показанное

4 па фиг. 2, в. Этот процесс повторяется в момент времени 4, запоминающее устройство переходит в состояние, показаное на фиг. 2,г.

В момент времени 1„предполагается, что от входного регистра 47 имеет место новая регистрация с адресом Q. Этот адрес регистрируется в ячейке памяти 2, указанной регистрирующим счетчиком 48. Регистрация вызывает продвижение счетчика 48 на один шаг, и запоминающее устройство переходит в состояние, показанное на фиг. 2, д.

В момент времени t> генерируется новый синхронизирующий импульс, в результате чего счетчики продвигаются на один шаг, и ячейка памяти 8, указанная регистрирующим счетчиком 48 перед шаговым движением, устанавливается в нулевое положение. В результате шагового продвижения считывающего счетчика 45 указывается ячейка памяти 7, в которой зарегистрирован адрес P.

Таким образом, на выходе этой ячейки образуется выходной сигнал, который через вентиль «ИЛИ» 50 поступает к выходному регистру 49 и к другому входу вентиля

«ИЛИ» 46. Считывающий счетчик 45 продвигается еще на один шаг вперед. Состояние управляющего вычислительного блока 1 после этих операций показано на фиг. 2, е. 3а исключением изменений в счетчиках 48 и 45 адрес P в этот момент времени оказывается в выходном регистре 49, который соединен с запоминающим устройсгвом так, что адрес, поступающий в регистр, немедленно адресуется. Адрес P поступает из входного регистра 47 в момент времени 1„и с помощью управляющего вычислительного блока 1 получается задержка на два. полных периода тактовой частоты. Число периодов задержки зависит от количества ячеек памяти, установленных в нулевое положение, находящихся между ячсйкой, указанной считывающим счетчиком 45, и ячейкой, указанной регистрирующим счетчиком 48 в начале процесса.

На фиг. 2, яс показано состояние запоминающего устройства, полученное после генерации синхронизирующего импульса в момент времени t4. Этот импульс вызывает продвижение счетчиков 45 и 48 на один шаг.

В момент времени t5 продвижение счетчика

45 вызывает указание ячейки памяти 2. Однако в этой ячейке зарегистрирован адрес Q, следовательно, этот адрес, как и адрес Р, считывается в выходной регистр 49, в то время, как счетчик 45 продвигается еще на один шаг. Возникает состояние, показанное на фиг. 2, з. В этом случае адрес, зарегистрированный в момент времени t, задерживается на два полных периода тактовой частоты, считая QT момента времени, когда оН регистрируется в управляющем вычислительном блоке 1, и до момента, когда он считывается с него.

Таким образом, все временные задержки определенной длительности могут быть получены с помощью одного управляющего вычис362551

Я иг 1 лительного блока 1, что значительно уменьшает требуемую емкость запоминающего устройства.

Пред,»eò изобретения

Буферное запоминающее устройство для управляемой системы телесвязи с загшсакной программой, содер>кащее управляющий вычислительный блок, входной и выходной регистры, отлича ошееся тем, что, с целью обеспечения работы с задержкой адресации при одновременном упрощении схемного решения и уменьшении требуемой емкости накопления, в него включен ряд ячеек памяти, входные цепи которых соединены с регистрирующим счетчиком, генератором синхронизирующих импульсов и входным регистром, а выходные цепи ячеек памяти связаны со считывающим счетчиком и выходным регистром, при этом генератор синхронизирующнх импульсов соединен с одними входами первых адресных регистрирующих цепей, другие входы которых связаны с выходом регистрирующего счетчика, а выход входного регистра связан с одними входами вторых адресных регистрирующих цепей, другие входы коTopbIx соединены с выходом регистрирующего

10 счетчика, причем каждая пара aäðåñíûõ регистрирующих цепей связана с соответствующей ячейкой памяти, имеющей на выходе цепь восстановления, другой вход которой связан с выходом считывающего счетчика, 15 вход которого, в свою очередь, соединен через схему «ИЛИ» с генератором синхронизпрующих импульсов, причем выходы всех считывающих цепей соединены через соответствующую схему «ИЛИ» с выходным счетчи20 ком и со считывающим счетчиком.

362551

4.1

b Cp

2 з в ) Фиг 2

Составитель А. Мерман

Техред T. Ускова

Редактор Т. Морозова

Корректор T. Гревцова

Заказ 241/!4 Изд. ¹ 1028 Тираж 404 Подписное

ЦНИИПИ Комитета по делам изобретений и открь1тий при Совете Министров СССР

Москва, )К-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2

4

6

2

3 ф

6

7 в

45

8 „м

7 Д

5

Ф

6

7 б

2

5 ф

6

Я

2 з и

6

8