Устройство для преобразования последователбного

А>: ка".

О П И С А Н И Е 3544IO

ИЗОБРЕТЕНИЯ

К АВТОРСИОМУ СВЙДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено 09.IV.1970 (№ 1426338/18-24) с присоединением заявки №

Приоритет

Опубликовано 09.Х.1972. Бюллетень № 30

Дата опубликования описания ЗО.X.1972

М. Кл. G 06f 5/04

Н 03k 13/243

Комитет по делам изобретений и открытий при Совете Министрос

СССР

УДК 681,316(088,8) Авторы изобретения

Б. С, Корольков и Г. С. Крылова

Заявитель

УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ПОСЛЕДОВАТЕЛЬНОГО

ДВОИЧНОГО КОДА

Изобретение относится к области вычислительной техники.

Известны устройства для преобразования последовательного кода в параллельный, содержащее запоминающий регистр на статических триггерах и двувходовые схемы совпадения по числу разрядов преобразуемого кода.

Из-за наличия краевых искажений импульсных сигналов известные устройства не обеспечивают надежной работы преобразователей при длительности информационных сигналов, близкой по величине к длительности синхроимпульса, так как увеличивается вероятность помех по соседнему каналу (разряду). ,При повышении скорости передачи в системе передачи данных требуется уменьшать длительность синхроимпульса или ставить жесткие требования к временной стабильности синхроимпульсов и импульсов информации.

Этим ограничивается пропускная способность систем передачи с временным разделением.

Предлагаемое устройство отличается от известных тем, что, с целью повышения надежности, в случае, когда длительность информационных символов близка или равна по величине длительности синхроимпульсов, в устройстве используется прямой и инверсный сигналы последовательного кода и производится задержка информационного последовательного кода по отношению к синхроимпульсам на величину, не более половины длительности синхроимпульса.

На фиг. 1 показана схема устройства на

3 разряда; на фиг. 2 дана временная диаграмма работы схемы.

Взят крайний случай, т. е, длительность символа равна длительности синхроимпульса.

В схеме использованы потенциальные элементы. Сигнал информационной последовательно10 сти с длительностью импульса, равной длительности символа (телеграфный сигнал), поступает на вход 1 и далее на линию задержки 2. С выхода инвертора 3 снимается инверсный сигнал, 15 Задержанные прямой н инверсный сигналы поступают на схемы совпадения 4 — 9. Прямой сигнал идет на схемы совпадения 4, б, 8, инверсный — на схемы совпадения 5, 7, 9. На вторые входы схем совпадений поступают син20 хроимпульсы, приходящие на входы 10, 11, 12 с распределителя синхроимпульсов. Пары схем совпадений 4 и 5, б и 7, 8 и 9 образуют соответственно коммутируемые синхроимпульсами вентили.

25 Выходные сигналы каждой пары схем совпадений поступают на входы 1 и 0 статических триггеров 13, 14, 15. Из временной диаграммы видно, что в триггер каждого из разрядов в течение первой половины длительности соот30 ветствующего синхроимпульса может записы354410

Предмет изобретения

1б

78

73 79- 15

Фиг. 1

Фиг 2

Составитель И. Долгушева

Техред Е. Борисова Корректор Т. Гревиова

Редактор Е. Гончар

Заказ 3576/15 Изд. No 1475 Тирахк 406 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д, 415

Типография, пр. Сапунова, 2 ваться ложный, т. е. соответствующий соседнему разряду, сигнал, но в течение второй половины записывается сигнал, соответствующий значению данного разряда.

Из диаграммы следует, что в схеме допустим взаимный сдвиг синхроимпульсов и информационных сигналов в пределах задержки, которая создается схемой задержки 2.

На фиг. 2 (б, в, ж — м) даны значения кодов на выходах устройства, на фиг. 2 (а) — на входе блока 1, на фиг. 2 (г — е) — синхроимпульсы на входе блоков 10 — 12.

Применение указанного устройства дает возможность повышать скорость передачи устройства в системах с временным разделением каналов без ухудшения помехозащищенности по соседним каналам (разрядам).

Устройство для преобразования последовательного двоичного кода в параллельный двоичный код для систем передачи данных с временным разделением каналов, содержащее схемы совпадения прямого кода, управляющие входы которых соединены с выходами распределителя, а выходы — с единичными входами статических триггеров, отличающееся тем, что, с целью повышения надежности преобразования, оно содержит линию задержки, схемы совпадения инверсного кода и инвертор, выход которого подсоединен ко входам схем совпаде15 ния инверсного кода, управляющие входы которых соединены с управляющими входами схем совпадения прямого кода, а выходы соответственно с нулевыми входами статических триггеров, вход инвертора подключен через ли20 нию задержки к входной клемме.