Арифметическое устройство вьечислительноймашины

ЗЮ247

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских

Социалистических

Республик

Зависимое от авт. свидетельства №

Заявлено 23.I.1970 (№ 1397642/18-24) с присоединением заявки №

Приоритет

Опубликовано 26.VII.1971. Бюллетень ¹ 23

Дата опубликования описания 4.Х.1971

МПК G 06f 7/38

Комитет по делам изобретений и открытий прн Совете Министров

СССР

УДК 681.325.5(088.8) Авторы изобретения

А. В. Аваев, В, С. Новизенцев и М. В. Тяпкин

Заявитель

APИФМЕТИЧЕСКОЕ УСТРОЙСТВО ВЫЧИСЛИТЕЛЪНОЙ

МАШИНЫ

Изобретение относится к области вычислительной техники и может быть использовано при построении вычислительных машин.

В известных арифметических устройствах, работающих по способу с плавающей запятой, результат каждой операции представляется в нормализованном виде. Получению результата в окончательной форме часто предшествует процесс нормализации результата влево, по окончании которого срабатывает усилитель или триггер завершения операции, разрешая начало следующей операции.

Цель предлагаемого изобретения состоит в разработке арифметического устройства, в котором исключены лишние сдвиги и в связи с этим соответственно снижено время выполнения операций.

Поставленная цель достигается введением в схему арифметического устройства специальных схем, производящих анализ типа операции, следующей за выполняемой в данный момент, и осуществляющих блокировку нормализации влево результата данной операции, если следующая операция требует выравнивания порядков.

Сущность предлагаемого изобретения поясняется блок-схемой, приведенной на чертеже, где приняты следующие обозначения: 1— сумматор; 2 — входной регистр; 8 — устройство управления операциями (УУО); 4 — устройство управления выравниванием порядков (УУВП); 5 — устройство управления нормализацией результата (УУНР); б — двухвходовые схемы «И»; 7 — усилитель завершения операции (УЗОп); 8 — буферные регистры операций АУ; 9 — дешифратор групп операций; 10 — парафазный усилитель; 11 — схема «И»; 12 — двухвходовая схема «ИЛИ»;

18 — схем а «И».

По сигналу устройства управления 8 устройство 5 управления нормализацией начинает работать при условии, что следующая операция, хранящаяся в буферных регистрах АУ

8, не требует выравнивания порядков. В этом случае усилитель 10 через дешифратор 9 устанавливается в состояние «1», разрешая нормализацию. После ее окончания устройство 8 управления операциями через схемы «И» б и

«ИЛИ» 12 возбуждает усилитель 7, разрешая у0 начало следующей операции.

Если следующая за выполняемой операция требует выравнивания порядков, то усилитель

10 остается в нулевом состоянии. Устройство

8 управления операциями через схемы «И» 11

2ч и «ИЛИ» 12 возбуждает усилитель 7, разрешая начало следующей операции, без выполнения нормализации результата предыдущей операции.

Устройство 4 управления выравниванием

Ç0 порядков определяет знак разности порядков.

310247

Предмет изобретения

Составитель В. Н. Йахунов

Редактор Б. С. Нанкина Техред Л. Я. Левина Корректор 3. И. Тарасова

Заказ 2634/15 Изд. Ко 1120 Тираж 473 Подписное

ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР

Москва, 7К-35, Раушская наб., д. 4/5

Типогр а фи я, и р. Сапунов а, 2

Если (Рт — Р ) (О, сдвигается вправо число, находящееся в сумматоре 1. Если (Pi — Р2) )

) О, то через схему «И» И разрешается работа устройства управления нормализацией, которая сдвигает влево ненормализованное число Ат, уменьшая его порядок до тех пор, пока порядки обоих чисел не сравняются или пока число А, находящееся в сумматоре, не нормализуется. В первом случае выравнивание порядков оканчивается. Во втором случае продолжается, причем начинает сдвигаться вправо число А2, находящееся на входном регистре 2. его порядок увеличивается до совпадения порядков обоих операндов.

Арифметическое устройство вычислительной машины, содержащее сумматор, входной регистр, устройство управления операциями, устройство управления выравниванием порядков, устройство управления нормализацией, блок буферных регистров для предварительной выборки команд, усилители и логические

5 схемы «И» и «ИЛИ», отличающееся тем, что, с целью повышения быстродействия, блок буферных регистров для предварительной выборки команд соединен через дешифратор с парафазным усилителем, единичный выход ко10 торого подключен ко входу устройства управления нормализацией, а нулевой выход через схемы «И» и «ИЛИ» подключен ко входу усилителя завершения операции, второй вход этой схемы «И» соединен с выходом устройст1S ва управления операциями, нулевой выход парафазного усилителя соединен со входом другой схемы «И», второй вход которой подключен к выходу устройства управления выравниванием порядков, а выход соединен со вхо20 дом устройства управления нормализацией,