Устройство дискретного изменения фазы сигнала
О П С E
ИЗОБРЕТЕНИЯ
254650 боюа Советских
Социалистических
Республик
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Зависимое от авт. свидетельства №
Кл, 21е, 36/03
Заявлено ОЗ.VI.1968 (¹ 1244865/26-9) с присоединением заявки ¹
Приоритет
Опубликовано 17.Х.1969. Бюллетень № 32
Дата опубликования описания 11.III.1970
МГ1К б Оlг
Комитет по делам изобретений и открытий при Совете Министров
СССР
УДК 621.317.7?2 (088.8) Авторы изобретения
А. П. Земляков, В. E. Бобрин и О. В. Большаков
Заявитель
УСТРОЙСТВО ДИСКРЕТНОГО ИЗМЕНЕНИЯ ФАЗЪ| СИГНАЛА
Устройство относится к области радиотехники и может быть использовано в измерительной технике, автоматике, телемеханики и радионавигации.
Известны устройства дискретного изменения фазы сигнала, содержащие делители частоты на триггерах и логические схемы.
С целью повышения точности измерения фазы сигнала и снижения требований к быстродействию делителя первого разряда в предлагаемом устройстве операция непосредственного введения дополнительного импульса в исходную импульсную последовательность заменена операцией исключения одного импульса из исходной импульсной последовательности и введением одного импульса во входную цепь второго разряда делителя, при коэффициенте деления первого разряда, равного двум, эквивалентно добавлению двух импульсов в исходную импульсную последовательность.
На чертеже представлена блок-схема предлагаемого устройства.
Устройство содержит формирователь 1 входного сигнала, схему 2 запрета, делитель 8 частоты первого разряда, выполненный по схеме триггера, запускаемого по счетному входу, формирователь импульсов 4, логическую схему 5 «ИЛИ» с двумя входами, делитель б частоты второго разряда и блок управления 7, обеспечивающий синхронизацию поступающих команд на изменение фазы, и формирующий импульс запрета или нмпучьс запрета и импульс подстановки в зависимости от вида команды, поступающей на его вход.
При отсутствии команды сформированный импульсный входной сигнал поступает на счетный вход делителя 8, осуществляющего деление частоты в два раза. Выходной сигнал с делителя 8 через формирователь импульсов и логическую схему «ИЛИ» поступает на счетный вход триггерного делителя 6, осуществляющего дальнейший процесс деления частоты сигнала. При поступлении на вход блок: управления команды К+ в нем формируется импульс запрета, при подаче которого на запрещающий вход схемы 2 исключается один импульс последовательности, поступающий на вход триггерного делителя 8, что вызывает сдвиг фазы выходного сигнала делителя 8 на один дискрет в сторону отставания. При поступлении на вход блока 7 команды К в нем формируется импульс запрета, с помощью которого исключается один импульс исходной импульсной последовательности, и в то же время формируется дополнительный импульс, подаваемый на второй вход 8 схемы «ИЛИ».
При этом происходит сдвиг фазы выходного сигнала делителя на один дискрет в сторону опережения без повышения частоты входного
30 сигнала делителя 8. Частота же входного сиг254650
Предм-ет изобретения
Составитель Э. Фридолииа
Редактор Т. Морозова Техред 3. H. Тараиеико
Корректор С. А. Кузовеикова
Заказ 464/13 Тираж 480 Подписное
ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР
Москва K-35, Раушская иаб., д. 4/5
Типография, пр. Сапунова, 2 нала второго делителя б повышается, но она не выше рабочей частоты делителя 8, и, следовательно, не требуется дополнительного повышения быстродействия первого делителя 3, что неизбежно при непосредственном введении дополнительного импульса во входную цепь делителя 8.
Устройство дискретного изменения фазы сигнала, содержащее делители частоты на триггерах и логические схемы, отлича)ощееся тем, что, с целью повышения точности измеHeHHII фазы cHI Haла H сн IiIK. HHB треоованнй I< быстродействию. делителя первого разряда, вы ход формирователя входного сигнала через схему запрета соединен со счетным входом триггера первого разряда делителя частоты и одновременно со входом устройства управления, один из выходов которого подсоединен ко входу упомянутой схемы запрета, а второй выход устройства управления подключен к одному из входов схемы «ИЛИ», ко второму входу которой подсоединен выход делителя первого разряда, причем, выход схемы «ИЛИ» соединен со входом делителя частоты следующего разряда.
