Способ и устройство коррекции погрешностей аналого-цифрового преобразования

Область техники, к которой относится изобретение

Изобретение относится к измерительной технике и может быть использовано в информационно-измерительных системах.

Уровень техники

Известен способ коррекции погрешностей аналого-цифрового преобразования, заключающийся в формировании кодового сигнала, пропорционального входному аналоговому сигналу с последующим его запоминанием, осуществления n циклов коррекции, в первом из которых формируют первый эталонный кодовый сигнал, в качестве которого используется запомненный кодовый сигнал с последующим цифроаналоговым и аналого-цифровым его преобразованием с запоминанием результата, после чего формируют второй эталонный кодовый сигнал путем добавления образцового кодового сигнала к первому эталонному кодовому сигналу с последующим цифроаналоговым и аналого-цифровым его преобразованием с запоминанием результата, вычисляют скорректированный код входного аналогового сигнала по кодовым сигналам, пропорциональным входному и двум эталонным сигналам, запоминают его и сравнивают с запомненным кодовым сигналом, пропорциональным входному сигналу, если полученная разность не превышает наперед заданную величину, формируют выходной кодовый сигнал, равный скорректированному кодовому сигналу, в противном случае осуществляют следующие циклы коррекции, в которых в качестве первого эталонного кодового сигнала используют запомненный в предыдущем цикле коррекции скорректированный кодовый сигнал, вычисление скорректированного кодового сигнала осуществляют по формуле (1)

,

причем

для i=2, …, n;

где К - величина образцового сигнала;

Х_нск - не скорректированный код входного сигнала;

Х_i.ск - скорректированный код входного сигнала;

- результат цифрового измерения входного сигнала;

- результаты аналого-цифрового преобразования первого и второго эталонных сигналов.

Для реализации данного способа использован измерительно-вычислительный комплекс, содержащий магистраль, цифроаналоговый преобразователь (ЦАП), коммутатор, аналого-цифровой преобразователь (АЦП), вычислитель. (Авторское свидетельство СССР №2085033 от 20.07.1997 г.). Недостатком данного способа и устройства его реализации является высокая сложность и низкое быстродействие.

Наиболее близок к предлагаемому изобретению способ коррекции погрешностей аналого-цифрового преобразования, включающий аналого-цифровое (прямое) преобразование исходного сигнала, цифроаналоговое (обратное) преобразование сигнала, уменьшенного на величину образцового сигнала прямого преобразования исходного сигнала, полученный сигнал подвергают прямому преобразованию, осуществляют также обратное преобразование сигнала, увеличенного на величину образцового сигнала результата прямого преобразования исходного сигнала, полученный сигнал также подвергают прямому преобразованию, вычисляют скорректированный результат преобразования исходного сигнала по формуле

где К - величина образцового сигнала;

Y₁ - результат аналого-цифрового преобразования исходного сигнала;

Y₂ - результат аналого-цифрового преобразования значения цифроаналогового преобразования величины (Y₁-К);

Y₃ - результат аналого-цифрового преобразования значения цифроаналогового преобразования величины (Y₁+К).

Для реализации данного способа использован измерительно-вычислительный комплекс, содержащий управляющий вычислительный комплекс (УВК), магистраль типа "общая шина", точный цифроаналоговый преобразователь, источник измеряемого сигнала, входной коммутатор аналоговых сигналов, групповой нормирующий преобразователь с нелинейной функцией преобразования, аналого-цифровой преобразователь (Авторское свидетельство СССР №984030 от 23.12.1982 г.).

Недостатком данного способа и устройства его реализации является высокая сложность и низкое быстродействие.

Раскрытие изобретения

Технический результат, который может быть достигнут с помощью предлагаемого изобретения, сводится к снижению сложности реализации при одновременном повышении быстродействия.

В основе предлагаемого способа коррекции погрешностей АЦП лежат следующие концепции.

Погрешности АЦП можно разделить на три группы: аддитивные (не зависят от входного сигнала), мультипликативные (прямо пропорциональны входному сигналу) и нелинейные (связаны со значением входного сигнала нелинейной зависимостью).

В общем случае, функция преобразования аналого-цифрового преобразователя: y=F(x), фиг.1, может быть аппроксимирована бесконечным рядом. Например, при ограничении степенным рядом третьего порядка функция преобразования имеет вид:

Выбор аппроксимирующей функции третьего порядка позволяет осуществлять точную коррекцию всех видов погрешностей аналого-цифрового преобразователя. Однако при вычислении скорректированного входного сигнала приходится решать кубическое уравнение

В то же время любая сколь угодно нелинейная функция преобразования АЦП может быть аппроксимирована кусочно-линейной функцией, фиг.2. На участках линейности которой функция преобразования АЦП описывается выражением

и для вычисления скорректированного входного сигнала приходится решать линейное уравнение, что несравненно проще предыдущего случая. Причем точность аппроксимации будет тем выше, чем короче отрезки аппроксимирующей ломаной.

Коэффициенты а и b аппроксимирующей функции могут быть определены на основе метода эталонных сигналов, согласно которому на вход АЦП подаются измеряемая величина Х и два эталонных сигнала (U_э1, U_э2), фиг.3. Тем самым, имеет место система уравнений

где Y₁, Y₂, Y₃ - значения выходного кода АЦП при подаче на его вход соответственно величин X, U_э1, U_э2. Искомыми переменными являются а, b, X.

Для нахождения определителя систему (8) представим в следующем виде:

На основании (9) выражение для определителя системы запишется в следующем виде:

Физическая реализуемость алгоритма имеет место при неравенстве определителя системы ∇ нулю, то есть при неравных значениях эталонных сигналов U_э1 и U_э2.

Расчетные значения Х_р, а_p, b_р переменных X, а, b будут равны

Сущность предлагаемого способа коррекции погрешностей АЦП заключается в следующем.

На первом этапе, с момента включения, корректируемый k-разрядный АЦП в течении 2^m тактов подвергается непрерывному тестированию. Причем

Суть тестирования заключается в подаче на вход АЦП сигнала, сформированного высокоточным m-разрядным ЦАП. При этом уровень напряжения сигнала пропорционален номеру такта (номеру группы из n импульсов), (фиг.5. в), играющего роль эквивалента эталонного сигнала U_э и одновременно служащего адресом ячеек памяти оперативно-запоминающего устройства (ОЗУ), в которые записывается выходной код АЦП. К моменту поступления 2^m-ного такта в ОЗУ формируется матрица значений Y характеристики преобразования АЦП, принимающих в дальнейшем значения Y₂ или Y₃.

По завершению этапа непрерывного тестирования (фиг.5. г₂; t_{непр.тест}), АЦП переходит в режим коррекции погрешностей. Режим коррекции погрешностей характеризуется двумя циклами:

1) анализа входного сигнала;

2) периодического тестирования,

определяемых очередностью поступления групп из 2^n-1 импульсов.

Первый цикл осуществляется в первой (пассивной) половине тактов

(нечетного номера группы из 2^n-1 импульсов), (фиг.5. 6, г₂; t_авс), второй цикл - в активной половине тактов.

В ходе первого цикла осуществляется аналого-цифровое преобразование отсчетов информационного входного сигнала и запоминание результата.

Во втором цикле (фиг.5. г₂; t_{пер.тест}) проходит одновременно:

- собственно сама коррекция (расчет скорректированного результата) результата аналого-цифрового преобразования;

- периодическое тестирование АЦП, которое проводится в силу возможной нестабильности параметров работающего АЦП.

По поступлению на вход АЦГТ преобразуемого сигнала X, результат Y₁ запоминается, ОЗУ переводится в режим считывания информации из ячеек, адрес которых соответствует m старшим разрядам выходного кода АЦГТ (сигналу U_э1). Считанная информация Y₂ запоминается. Одновременно путем прибавления единицы к m старшим разрядам выходного кода АЦП формируется код сигнала U_э2. Сформированный код обеспечивает считывание из ОЗУ значения Y₃. Считанная информация Y₃ запоминается. На основе полученных результатов производится расчет скорректированного результата, согласно (13). При этом, в целях упрощения расчетов, производимых в цифровой форме, интервал между эталонными значениями принимается равным целой степени числа шагов квантования Δh, то есть

Что в свою очередь позволит заменить операцию умножения цифровых (кодовых) эквивалентов (Y₁-Y₂)·ΔU_Э операцией добавления n нулей к цифровому (кодовому) эквиваленту разности (Y₁-Y₂).

Технический результат достигается тем, что в устройство коррекции погрешностей аналого-цифрового преобразования, содержащее m-разрядный цифроаналоговый преобразователь, выход которого служит вторым информационным входом коммутатора аналоговых сигналов, первый информационный вход которого служит входом устройства, а выход подключен ко входу корректируемого k-разрядного АЦГТ, введены генератор тактовых импульсов, k-разрядный двоичный счетчик, блок управления, два m-элементных блока ключей, ОЗУ (2^m слова × k разряда), три k-разрядных регистра хранения, вычислитель, m-разрядный регистр хранения, m-разрядный сумматор, блок m трехвходовых схем ИЛИ, причем выход генератора тактовых импульсов подключен к входу k-разрядного двоичного счетчика, k выходов которого соединены с k входами блока управления, а m выходов из k (с (n+1)-го по k-й) одновременно подключены к m входам первого блока ключей и m-разрядного ЦАП; k выходов корректируемого k-разрядного АЦП являются информационными входами ОЗУ и первого k-разрядного регистра хранения значения Y₁, k выходов которого подключены ко второй группе информационных входов вычислителя, а m выходов из k (с (n+1)-го по k-й) одновременно подключены к m входам регистра хранения значения U_Э1 и m входам первой группы входов сумматора, вторую группу входов которого представляет вход младшего разряда, на который подано напряжение, соответствующее уровню логической единицы; выходы сумматора служат информационными входами второго блока ключей, выходы которого, а также выходы m-разрядного регистра хранения значения U_Э1 и первого блока ключей являются, соответственно, вторым, первым и третьим входами блока m трехвходовых схем ИЛИ, выходы которого являются адресными входами ОЗУ; m выходов регистра хранения значения U_Э1 одновременно подключены и к m входам первой группы входов вычислителя; k выходов ОЗУ одновременно подключены к k входам второго регистра хранения значения Y₂ и к k входам третьего регистра хранения значения Y₃, выходы которых подключены к первой и второй группе входов вычислителя, N выходов которого являются выходом устройства; выходы блока управления являются соответственно: первый выход - входом управления первого блока ключей, второй выход - входом управления коммутатора аналоговых сигналов, третий выход - входом управления записью (чтением) ОЗУ, четвертый выход - входом управления записью первого k-разрядного регистра хранения, пятый выход - входом перевода первого k-разрядного регистра хранения в третье состояние (отключение выходов), шестой выход - входом управления записью m-разрядного регистра хранения значения U_Э1, седьмой выход - входом перевода m-разрядного регистра хранения U_Э1 в третье состояние, восьмой выход - входом управления второго блока ключей, девятый выход - входом управления записью второго k-разрядного регистра хранения, десятый выход - входом перевода второго k-разрядного регистра хранения в третье состояние, одиннадцатый выход - входом управления записью третьего k-разрядного регистра хранения, двенадцатый выход - входом перевода третьего k-разрядного регистра хранения в третье состояние, с тринадцатого по девятнадцатый выходы - входами управления вычислителя.

Краткое описание чертежей

На фиг.1 приведены линейная безыскаженная и выпукло-вогнутая аддитивно-мультипликативная (искаженная) характеристики преобразования АЦП.

На фиг.2 приведены линейная безыскаженная и аппроксимированная выпукло-вогнутая аддитивно-мультипликативная (искаженная) характеристики преобразования АЦП.

На фиг.3 приведены графические построения, поясняющие порядок расчета коэффициентов а и b аппроксимирующей функции характеристики преобразования АЦП на основе метода эталонных сигналов.

На фиг.4 приведена структурная схема устройства реализации способа коррекции погрешностей аналого-цифрового преобразования.

На фиг.5 приведены временные диаграммы работы устройства реализации способа коррекции погрешностей аналого-цифрового преобразования.

На фиг.6 приведены временные диаграммы работы устройства реализации способа коррекции погрешностей аналого-цифрового преобразования на этапе коррекции, причем на интервале формирования одной из групп пакетов из n импульсов.

Осуществление изобретения

Устройство реализации способа коррекции погрешностей аналого-цифрового преобразования содержит генератор тактовых импульсов (ГТИ) 1, k-разрядный двоичный счетчик 2, блок управления 3, m-элементный блок ключей 4, m-разрядный ЦАП 5, коммутатор 6 аналоговых сигналов, корректируемый k-разрядный АЦП 7, ОЗУ 8 (2^m слова × k разряда), k-разрядный регистр 9 хранения значения Y₁, вычислитель 10, m-разрядный регистр 11 хранения значения U_Э1, m-разрядный сумматор 12, m-элементный блок ключей 13, блок m трехвходовых схем ИЛИ 14, k-разрядный регистр 15 хранения значения Y₂, k-разрядный регистр 16 хранения значения Y₃, причем выход ГТИ 1 подключен к входу k-разрядного двоичного счетчика 2, k выходов которого соединены с k входами блока управления 3, а m выходов из k (с (n+1)-го по k-й) одновременно подключены к m входам блока ключей 4 и m-разрядного ЦАП 5, выход которого подключен к второму информационному входу коммутатора 6 аналоговых сигналов, первый информационный вход которого служит входом устройства, а выход подключен ко входу корректируемого k-разрядного АЦП 7, k выходов которого являются информационными входами ОЗУ 8 и регистра 9 хранения Y₁, k выходов которого подключены ко второй группе информационных входов вычислителя 10, а m выходов из k (с (n+1)-го по k-й) одновременно подключены к m входам регистра 11 хранения U_Э1 и m входам первой группы входов сумматора 12, вторую группу входов которого представляет вход младшего разряда, на который подано напряжение, соответствующее уровню логической единицы; выходы сумматора 12 служат информационными входами блока ключей 13, выходы которого, а также выходы регистра 11 хранения U_Э1 и блока ключей 4 являются, соответственно, вторым, первым и третьим входами блока m трехвходовых схем ИЛИ 14; выходы которого являются адресными входами ОЗУ 8; m выходов регистра 11 хранения значения U_Э1 одновременно подключены и к m входам первой группы входов вычислителя 10; k выходов ОЗУ 8 одновременно подключены к k входам второго регистра 15 хранения значения Y₂ и к k входам третьего регистра 16 хранения значения Y₃, выходы которых подключены к первой и второй группе входов вычислителя 10, N выходов которого являются выходом устройства; выходы блока управления 3 являются соответственно: первый выход - входом управления блока ключей 4, второй выход - первым входом управления коммутатора 6 аналоговых сигналов, третий выход - входом управления записью (чтением) ОЗУ 8, четвертый выход - входом управления записью регистра 9 хранения значения Y₁, пятый выход - входом перевода регистра 9 хранения Y₁ в третье состояние (отключение выходов), шестой выход - входом управления записью регистра 11 хранения значения U_Э1, седьмой выход - входом перевода регистра 11 хранения U_Э1 в третье состояние, восьмой выход - входом управления блока ключей 13, девятый выход - входом управления записью регистра 15 хранения значения Y₂, десятый выход - входом перевода регистра 15 хранения значения Y₂ в третье состояние, одиннадцатый выход - входом управления записью регистра 16 хранения Y₃, двенадцатый выход - входом перевода регистра 16 хранения значения Y₃ в третье состояние, с тринадцатого по девятнадцатый выходы - входами управления вычислителя 10.

Структурная схема устройства реализации способа коррекции погрешностей аналого-цифрового преобразования приведена на фиг.4, диаграммы, поясняющие принцип его работы, приведены на фиг.5 и 6, в частности, диаграммы выходных сигналов:

а) - ГТИ1;

б) - прямого выхода триггера n-го разряда k разрядного двоичного счетчика 2;

в) - m-разрядного ЦАП 5;

г_1-19) - 1-го ÷ 19-го выходов блока управления 3.

В качестве уточнения, следует отметить, что периодичность формирования выходных сигналов блока управления 3 связана с соотношением (15), то есть диаграммы выходных сигналов ориентированы на периодическое поступление от ГТИ 1 пакетов из n импульсов.

Устройство реализации способа коррекции погрешностей аналого-цифрового преобразования работает следующим образом.

Работа устройства проходит в два этапа - этап тестирования и этап коррекции.

Этап тестирования

Этап непрерывного тестирования начинается в момент включения устройства и продолжается в течении первых 2^k=2^m·2ⁿ тактов ГТИ 1 (фиг.5. а, г₂;). Высокий уровень потенциала, со 2-го выхода блока управления 3 (фиг.5. г₂; фиг.6. г₂) обеспечивает коммутацию, по средством коммутатора 6 аналоговых сигналов, напряжения с выхода ЦАП 5 на вход АЦП 7.

Периодически, в момент формирования 2^n-l-го импульса ГТИ 1, (фиг.5. г₃; фиг.6. г₃):

- блок ключей 4, по команде с первого выхода блока управления 3, переводится в открытое состояние;

- ОЗУ 8, по команде с третьего выхода блока управления 3, переводится в режим записи.

Уровень напряжения сигнала на выходе m-разрядного ЦАП 5, фактически пропорционален не номеру такта (коду k-разрядного двоичного счетчика 2), а коду числа групп пакетов из 2ⁿ импульсов, (фиг 5. в), (15), так как входы m-разрядного ЦАП 5 соединены с m старшими разрядами k-разрядного двоичного счетчика 2 (с(n+1)-го по k-й выходы). Иными словами, на выходе m-разрядного ЦАП 5 формируются уровни эталонных сигналов U_э, приобретающих в дальнейшем смысл U_э1 или U_э2. Интервал ΔU_э в кодовом эквиваленте описывается выражением

Код, соответствующий выходному напряжению m-разрядного ЦАП 5 (U_э) одновременно служит адресом ячеек памяти ОЗУ 8, в которые записывается выходной код АЦП 7. К моменту поступления 2^k-го (2^m-го) такта, в ОЗУ 8 формируется матрица значений Y характеристики преобразования АЦП 7, принимающих в дальнейшем значения Y₂ или Y₃.

Этап непрерывного тестирования завершается (фиг.5. г₂, t_{непр.тест}), начинается этап коррекции.

Этап коррекции.

Этап коррекции погрешностей характеризуется двумя циклами:

1) анализа входного сигнала;

2) периодического тестирования,

определяемых очередностью поступления групп из 2^n-1 импульсов.

Первый цикл осуществляется в первой (пассивной) половине тактов (нечетного номера группы из 2^n-1 импульсов), второй цикл - в активной половине тактов.

При наступлении пассивной части импульса, формируемого на выходе триггера n-го разряда k-разрядного двоичного счетчика 2 (фиг.5.б; фиг 6.б), на втором выходе блока управления 3 устанавливается уровень логического нуля (фиг.5. г₂, t_авс; фиг.6. г₂, t_авс), что обеспечивает коммутацию, по средством коммутатора 6 аналоговых сигналов напряжения с входа устройства на вход АЦП 7. Таким образом, в ходе первого цикла осуществляется аналого-цифровое преобразование отсчетов информационного входного сигнала и запоминание результата.

При наступлении активной части импульса, формируемого на выходе триггера n-го разряда k-разрядного двоичного счетчика 2 (фиг.5.б; фиг 6.б) алгоритм работы устройства аналогичен алгоритму этапа непрерывного тестирования. При этом во втором цикле (фиг.5. г₂; t_{пер.тест}) проходит одновременно:

- собственно сама коррекция (расчет скорректированного результата) результата аналого-цифрового преобразования;

- периодическое тестирование АЦП 7, которое проводится в силу возможной нестабильности параметров работающего АЦП.

Периодически, в момент формирования (2^n-1-1)-го импульса ГТИ 1:

- на выходе АЦП 7 формируется код входного аналогового сигнала;

- импульсом с 4-го выхода блока управления 3, k-разрядный регистр 9 хранения переводится в режим записи, (фиг.6. г₄) в него записывается код k-разрядного АЦП 7 - код значения Y₁.

Периодически, в интервале формирования [2^n-1÷(2^n-1+5)] импульсов ГТИ 1, на 5-м выходе блока управления 3 устанавливается низкий потенциал (фиг.6. г₅), обеспечивающий переключение выходов k-разрядного регистра 9 хранения значения Y₁ из третьего (высокоимпедансного) состояния в нормальное.

Периодически, в момент формирования (2^n-l+1)-го импульса ГТИ 1, импульсом с 6-го выхода блока управления 3, m-разрядный регистр 11 хранения переводится в режим записи, (фиг.6. г₆) в него записывается m-разрядный код - код m старших разрядов значения U_э1. Одновременно с этим в m-разрядном сумматоре 12, на младший разряд которого подан уровень логической единицы, устанавливается код значения U_э2 (код m старших разрядов которого больше на единицу кода значения U_э1).

Периодически, в интервале формирования [(2^n-1+1)÷(2^n-1+2)] импульсов ГТИ 1, на 7-м выходе блока управления 3 устанавливается низкий потенциал (фиг.6. г₇), обеспечивающий переключение выходов m-разрядного регистра 11 хранения значения U_э1 из третьего (высокоимпедансного) состояния в нормальное.

Периодически, в момент формирования (2^n-l+2)-го импульса ГТИ 1:

- импульсом с 9-го выхода блока управления 3, k-разрядный регистр 15 хранения переводится в режим записи, (фиг.6. г₉);

- так как ОЗУ 8 находится в режиме чтения, (фиг 5. г₃; фиг.6. г₃) информация из ячеек, адрес которых соответствует выходному коду m-разрядного регистра 11 хранения значения U_э1, поступающего через блок m трехвходовых схем ИЛИ 14 на шину адресов ОЗУ 8, записывается в k-разрядный регистр 15 значения Y₂.

Периодически, в интервале формирования [(2^n-1+3)÷(2^n-1+4)] импульсов ГТИ 1, импульс на 8-м выходе блока управления 3 обеспечивает коммутацию выходного кода сумматора 12 на шину адресов ОЗУ 8 (фиг.6. г₈).

Периодически, в интервале формирования [(2^n-1+3)÷(2^n-1+8)] импульсов ГТИ 1, на 10-м выходе блока управления 3 устанавливается низкий потенциал (фиг.6. г₁₀), обеспечивающий переключение выходов k-разрядного регистра 15 хранения значения Y₂ из третьего (высокоимпедансного) состояния в нормальное.

Периодически, в момент формирования (2^n-l+4)-го импульса ГТИ 1:

- импульсом с 11-го выхода блока управления 3, k-разрядный регистр 16 хранения переводится в режим записи, (фиг.6. г₁₁);

- так как ОЗУ 8 находится в режиме чтения (фиг 5. г₃; фиг.6. г₃), информация из ячеек, адрес которых соответствует выходному коду m-разрядного сумматора 12, записывается в k-разрядный регистр 16 значения Y₃;

- импульсом с 13-го выхода блока управления 3 (фиг.6. г₁₃), вычислитель 10 переводится в режим вычисления разности Y₁-Y₂.

Периодически, в момент формирования (2^n-1+5)-го импульса ГТИ 1, импульсом с 14-го выхода блока управления 3 (фиг.6. г₁₄), вычислитель 10 переводится в режим записи с (n+1)-го по k-й разряды, внутреннего k-разрядного регистра памяти, результата вычисления кодовой разности Y₁-Y₂. То есть запоминание совмещается с преобразованием - добавлением к коду разности n нулевых младших разрядов (выполняется выражение в кодовом эквиваленте (Y₁-Y₂)·(U_э2-U_э1)).

Периодически, в интервале формирования [(2^n-1+6)÷(2^n-1+8)] импульсов ГТИ 1, на 12-м выходе блока управления 3 устанавливается низкий потенциал (фиг.6. г₁₂) обеспечивающий переключение выходов k-разрядного регистра 16 хранения значения Y₃ из третьего (высокоимпедансного) состояния в нормальное.

Периодически, в интервале формирования [(2^n-1+7)÷(2^n-1+8)] импульсов ГТИ 1, импульсом с 15-го выхода блока управления 3 (фиг.6. г₁₅), вычислитель 10 переводится в режим вычисления разности Y₃-Y₂.

Периодически, в момент формирования (2^n-1+8)-го импульса ГТИ 1, импульсом с 16-го выхода блока управления 3 (фиг.6. г₁₆), вычислитель 10 переводится в режим запоминания результата вычисления разности Y₃-Y₂.

Периодически, в интервале формирования [(2^n-1+9)÷(2^n-1+10)] импульсов ГТИ 1:

- на 7-м выходе блока управления 3 устанавливается низкий потенциал (фиг.6. г₇) обеспечивающий переключение выходов m-разрядного регистра 11 хранения значения U_э1 из третьего (высокоимпедансного) состояния в нормальное;

- импульсом с 17-го выхода блока управления 3 (фиг.6. г₁₇), вычислитель 10 переводится в режим деления - выполнение выражения [(Y₁-Y₂)·ΔU_э]/(Y₃-Y₂) в кодовом эквиваленте.

Периодически, в момент формирования (2^n-1+11)-го импульса ГТИ 1, импульсом с 18-го выхода блока управления 3 (фиг.6. г₁₈), вычислитель 10 переводится в режим сложения результатов деления с кодом значения U_э1, причем m-разрядный код числа U_э1 подается на внутренний сумматор вычислителя 10, начиная с (n+1)-го разряда.

Периодически, в момент формирования (2^n-l+12)-го импульса ГТИ 1, импульсом с 19-го выхода блока управления 3 (фиг.6. г₁₉), вычислитель 10 переводится в режим чтения скорректированного результата аналого-цифрового преобразования, поступающего на выход устройства.

То есть в случае использования устройства, реализующего предлагаемый способ коррекции погрешностей аналого-цифрового преобразования, в принципе, возможно обеспечить безъискаженное аналого-цифровое преобразование сигналов, с минимальной загрузкой вычислительных ресурсов, за два такта аналого-цифрового преобразования.

Минимальная загрузка вычислительных ресурсов существенно выделяет предлагаемый способ и устройство его реализации по сравнению с прототипом и особенно аналогом по целому ряду показателей:

1) сложности реализации - прототип несомненно сложнее, так как, в соответствии с алгоритмом реализации, эталонные сигналы формируются как полноразрядная (k-разрядная) сумма или разность кодов результата аналого-цифрового преобразования измеренного значения (исходного сигнала) и образцового сигнала.

2) степени коррекции погрешностей - прототип обеспечивает меньшую точность аналого-цифрового преобразования в силу возможного возникновения ситуаций

где U_{вх.max, min} - максимально (минимально) допустимое входное значение АЦП;

К - величина образцового сигнала;

Y₁ - результат аналого-цифрового преобразования исходного сигнала.

3) быстродействию - прототип обладает значительно более низким быстродействием, так как предполагает проведение трех тактов аналого-цифрового преобразования и последующее полноразрядное вычисление скорректированного результата против двух тактов в предлагаемом устройстве (расчеты проводятся в ходе второго такта), то есть реальное быстродействие прототипа, примерно, в два раза меньше, чем у устройства по предлагаемому способу.

В ходе проведения сравнительной оценки прототипа и устройства по предлагаемому способу, нельзя не учитывать критерий готовности устройства к использованию (времени выхода устройства на рабочий режим), по которому устройство по предлагаемому способу явно проигрывает. Однако следует учесть, что измерительная техника, к области которой относится изобретение, в обязательном порядке, предполагает предварительный «прогрев» аппаратуры перед началом измерений, а значит, длительность этапа тестирования устройства по предлагаемому способу, составляющая доли секунды (единицы секунд), не окажет практически никакого влияния на коэффициент готовности измерительной техники (информационно-измерительной системы). Справедливость изложенного обусловлена тем, что в коррекции характеристик преобразования нуждаются прежде всего высокоскоростные АЦП. В частности 12-разрядный последовательно-параллельный АЦП ADC 12281 выполняет до 20 млн отсчетов в секунду (Волович Г.И. Микросхемы АЦП и ЦАП / Г.И.Волович, В.Б.Ежов. - М.: Издательский дом «Додэка-XXI», 2005. - 432 с.), в силу этого этап непрерывного тестирования согласно выражению

где d=2 - количество возможных обращений к АЦП за такт;

k - количество тактов за период непрерывного тестирования АЦП;

n - количество разрядов в коде испытательного сигнала (при k=12, n=6);

N_t=2·10⁷ - количество отсчетов в секунду (количество обращений к АЦП за секунду);

составит:

То есть в случае реализации устройства по предлагаемому способу, по отношению к прототипу, будет иметь место:

1) снижение сложности;

2) увеличение точности;

3) повышение быстродействия.

1. Способ коррекции погрешностей аналого-цифрового преобразования, включающий аналого-цифровое (прямое) преобразование исходного сигнала, отличающийся тем, что, с целью уменьшения сложности реализации, при одновременном повышении точности и быстродействия, корректируемый k-разрядный аналого-цифровой преобразователь с момента включения переводится в режим непрерывного тестирования, которое осуществляется 2^m раз (k и m связаны соотношением: k=m+n), причем тестовый сигнал представляет собой ступенчатую функцию напряжения, изменяющегося в диапазоне входных сигналов корректируемого аналого-цифрового преобразователя и отождествляемого с 2^m эталонными сигналами, кодовый эквивалент порядкового номера которых служит адресом ячеек памяти оперативно-запоминающего устройства, в которые записывается выходной код тестируемого аналого-цифрового преобразователя; в ходе непрерывного тестирования режим коррекции блокируется; по завершению этапа непрерывного тестирования начинается этап коррекции погрешностей аналого-цифрового преобразования, характеризующийся чередованием двух циклов: анализа входного сигнала и периодического тестирования, определяемых очередностью поступления групп из 2^n-1 импульсов; в ходе первого цикла (анализа входного сигнала) осуществляется аналого-цифровое преобразование отсчетов информационного входного сигнала и запоминание результата; во втором цикле (периодическом тестировании) проходит одновременно собственно сама коррекция результата аналого-цифрового преобразования и периодическое тестирование аналого-цифрового преобразователя, которое проводится в силу возможной нестабильности параметров работающего аналого-цифрового преобразователя; по поступлению на вход аналого-цифрового преобразователя преобразуемого сигнала X формируется и запоминается код Y₁, код m старших разрядов которого служит кодом первого эталонного сигнала U_э1 и адресом ячеек памяти оперативно-запоминающего устройства, в которых записан результат аналого-цифрового преобразования первого эталонного сигнала Y₂, осуществленный ранее в ходе тестирования; увеличение значения кода U_э1 на единицу приводит к формированию кода второго эталонного сигнала U_э2 и считывания из ячеек памяти оперативно-запоминающего устройства результата аналого-цифрового преобразования второго эталонного сигнала Y₃, осуществленного ранее в ходе тестирования; скорректированный результат аналого-цифрового преобразования исходного сигнала вычисляют по формуле

2. Устройство коррекции погрешностей аналого-цифрового преобразования, содержащее m-разрядный цифроаналоговый преобразователь, выход которого служит вторым информационным входом коммутатора аналоговых сигналов, первый информационный вход которого служит входом устройства, а выход подключен ко входу корректируемого k-разрядного аналого-цифрового преобразователя, отличающееся тем, что в устройство введены генератор тактовых импульсов, k-разрядный двоичный счетчик, блок управления, два m-элементных блока ключей, оперативно-запоминающее устройство (2^m слова × k разряда), три k-разрядных регистра хранения, вычислитель, m-разрядный регистр хранения, m-разрядный сумматор, блок m трехвходовых схем ИЛИ, причем выход генератора тактовых импульсов подключен к входу k-разрядного двоичного счетчика, k выходов которого соединены с k входами блока управления, a m выходов из k (с (n+1)-го по k-й) одновременно подключены к m входам первого блока ключей и m-разрядного цифроаналогового преобразователя; k выходов корректируемого k-разрядного аналого-цифрового преобразователя являются информационными входами оперативно-запоминающего устройства и первого k-разрядного регистра хранения кода результата аналого-цифрового преобразования исходного сигнала Y₁, k выходов которого подключены ко второй группе информационных входов вычислителя, a m выходов из k (с (n+1)-го по k-й) одновременно подключены к m входам регистра хранения кода значения первого эталонного сигнала U_Э1 и m входам первой группы входов сумматора, вторую группу входов которого представляет вход младшего разряда, на который подано напряжение, соответствующее уровню логической единицы; выходы сумматора служат информационными входами второго блока ключей, выходы которого, а также выходы m-разрядного регистра хранения кода значения первого эталонного сигнала U_Э1 и первого блока ключей являются соответственно вторым, первым и третьим входами блока m трехвходовых схем ИЛИ; выходы которого являются адресными входами оперативно-запоминающего устройства; m выходов регистра хранения значения U_Э1 одновременно подключены и к m входам первой группы входов вычислителя; k выходов оперативно-запоминающего устройства одновременно подключены к k входам второго регистра хранения значения Y₂ и к k входам третьего регистра хранения значения Y₃, выходы которых подключены к первой и второй группе входов вычислителя, N выходов которого являются выходом устройства; выходы блока управления являются соответственно: первый выход - входом управления первого блока ключей, второй выход - входом управления коммутатора аналоговых сигналов, третий выход - входом управления записью (чтением) оперативно-запоминающего устройства, четвертый выход - входом управления записью первого k-разрядного регистра хранения, пятый выход - входом перевода первого k-разрядного регистра хранения в третье состояние (отключение выходов), шестой выход - входом управления записью m-разрядного регистра хранения кода значения первого эталонного сигнала U_Э1, седьмой выход - входом перевода m-разрядного регистра хранения кода значения первого эталонного сигнала U_Э1 в третье состояние, восьмой выход - входом управления второго блока ключей, девятый выход - входом управления записью второго k-разрядного регистра хранения, десятый выход - входом перевода второго k-разрядного регистра хранения в третье состояние, одиннадцатый выход - входом управления записью третьего k-разрядного регистра хранения, двенадцатый выход - входом перевода третьего k-разрядного регистра хранения в третье состояние, с тринадцатого по девятнадцатый - входами управления вычислителя.