Паритетный распознаватель

 

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления, аналоговых процессоров. Техническим результатом является расширение функциональных возможностей за счет обеспечения идентификации равенства двух изменяющихся во времени аналоговых сигналов x₁, x₂ как при x₁=х₂ 0, так и при x₁=x₂=0. Устройство содержит сумматор, два релятора, каждый из которых состоит из компаратора, замыкающего и размыкающего ключей, резистора. 1 ил.

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления, аналоговых процессоров и др.

Известны паритетные распознаватели (см., например, фиг.1 в описании изобретения к патенту РФ 2068581, кл. G 06 G 7/25, 1996 г.), которые идентифицируют равенство двух изменяющихся во времени аналоговых сигналов х₁, х₂.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных паритетных распознавателей, относится ограниченные функциональные возможности, так как эти распознаватели не проявляют свое идентифицирующее свойство при х₁=х₂=0.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип паритетный распознаватель (патент РФ 2176103, кл. G 06 G 7/25, 2001г.), который содержит сумматор и два релятора и идентифицирует равенство двух изменяющихся во времени аналоговых сигналов х₁, х₂.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится ограниченные функциональные возможности, так как прототип не проявляет свое идентифицирующее свойство при х₁=х₂=0.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения идентификации равенства двух изменяющихся во времени аналоговых сигналов х₁, х₂ как при х₁=х₂ 0, так и при х₁=х₂=0.

Указанный технический результат при осуществлении изобретения достигается тем, что в паритетном распознавателе, содержащем сумматор, второй вход которого соединен с первым информационным входом паритетного распознавателя, подключенного выходом к выходу второго релятора, а первый вход и выход сумматора соединены соответственно с выходом первого и третьим входом второго реляторов, каждый из которых содержит замыкающий и размыкающий ключи, подсоединенные выходами к выходу релятора, особенность заключается в том, что в каждый релятор введены дифференциальный усилитель и резистор, причем неинвертирующий и инвертирующий входы дифференциального усилителя образуют соответственно первый и второй входы релятора, третий вход которого соединен через резистор с объединенными выходами замыкающего и размыкающего ключей, подсоединенных управляющим входом и объединенными входами соответственно к выходу дифференциального усилителя и шине нулевого потенциала, первый, второй и третий входы первого релятора соединены соответственно с первым входом второго релятора, шиной нулевого потенциала и настроечным входом паритетного распознавателя, первый и второй информационные входы которого подключены соответственно к первому и второму входам второго релятора.

На чертеже представлена схема предлагаемого паритетного распознавателя.

Паритетный распознаватель содержит сумматор 1, первый и второй реляторы 2₁ и 2₂. Каждый релятор содержит дифференциальный усилитель 3, замыкающий и размыкающий ключи 4₁ и 4₂, резистор 5, причем резистор 5 подсоединен между третьим входом и выходом релятора, подключенного первым и вторым входами соответственно к неинвертирующему и инвертирующему входам усилителя 3, выход которого соединен с управляющим входом ключей 4₁, 4₂, подсоединенных объединенными входами и объединенными выходами соответственно к шине нулевого потенциала и выходу релятора. Второй и первый информационные входы паритетного распознавателя образованы соответственно вторым входом релятора 2₂ и объединенными вторым входом сумматора 1, первыми входами реляторов 2₁, 2₂, а настроечный вход паритетного распознавателя соединен с третьим входом релятора 2₁, подключенного вторым входом и выходом соответственно к шине нулевого потенциала и первому входу сумматора 1, выход которого соединен с третьим входом релятора 2₂, подключенного выходом к выходу паритетного распознавателя.

Работа предлагаемого паритетного распознавателя осуществляется следующим образом. На его первый и второй информационные входы подаются изменяющиеся во времени аналоговые сигналы (напряжения) х₁ и х₂, соответственно х₁, х₂ (х_min,х_max), х_min<0, х_max>0; на его настроечном входе фиксируется аналоговый сигнал (напряжение) у{x_min,х_mах}. Если сигнал на первом входе релятора больше либо меньше сигнала на его втором входе, то ключ 4₁ соответственно замкнут либо разомкнут, а ключ 4₂ соответственно разомкнут либо замкнут. Если сигнал на первом входе релятора равен сигналу на его втором входе, то ключи 4₁, 4₂ разомкнуты. Таким образом, предлагаемый паритетный распознаватель будет воспроизводить операцию

Здесь идентификация равенства изменяющихся во времени аналоговых сигналов х₁ и х₂ осуществляется либо по отличному от нуля значению x амплитудной координаты пересечения указанных сигналов, либо по сигналу y.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый паритетный распознаватель обладает более широкими по сравнению с прототипом функциональными возможностями, так как обеспечивает идентификацию равенства двух изменяющихся во времени аналоговых сигналов х₁, х₂ как при х₁=х₂ 0, так и при х₁=х₂=0.

Формула изобретения

Паритетный распознаватель, содержащий сумматор, второй вход которого соединен с первым информационным входом паритетного распознавателя, подключенного выходом к выходу второго релятора, а первый вход и выход сумматора соединены соответственно с выходом первого и третьим входом второго реляторов, каждый из которых содержит замыкающий и размыкающий ключи, подсоединенные выходами к выходу релятора, отличающийся тем, что в каждый релятор введены дифференциальный усилитель и резистор, причем неинвертирующий и инвертирующий входы дифференциального усилителя образуют соответственно первый и второй входы релятора, третий вход которого соединен через резистор с объединенными выходами замыкающего и размыкающего ключей, подсоединенных управляющим входом и объединенными входами соответственно к выходу дифференциального усилителя и шине нулевого потенциала, первый, второй и третий входы первого релятора соединены соответственно с первым входом второго релятора, шиной нулевого потенциала и настроенным входом паритетного распознавателя, первый и второй информационные входы которого подключены соответственно к первому и второму входам второго релятора.

РИСУНКИ

Рисунок 1